intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-logo

intel UG-20118 Eksterne ûnthâld Schnittstellen Arria 10 FPGA IP Design Example

intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-produkt

Design Example Quick Start Guide foar eksterne ûnthâld Schnittstellen Intel® Arria® 10 FPGA IP

In nije ynterface en mear automatisearre ûntwerp example flow is beskikber foar Intel® Arria® 10 eksterne ûnthâld Schnittstellen.
De eksample Designs ljepper yn de parameter bewurker kinne jo opjaan de skepping fan synteze en simulaasje file sets dy't jo kinne brûke om jo EMIF IP te falidearjen.
Jo kinne in eks generearjeample ûntwerp spesifyk foar in Intel FPGA ûntwikkeling kit, of foar eltse EMIF IP dat jo generearje.

figuer 1. Algemiene Design Example Workflows

Design Exampleintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-1

figuer 2. It generearjen fan in EMIF Example Untwerp mei in Intel Arria 10 Development Kit

Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret de prestaasjes fan har FPGA- en semiconductorprodukten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elk momint feroarings oan te bringen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.

  • Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.
It meitsjen fan in EMIF-projekt

Foar de Intel Quartus® Prime-softwareferzje 17.1 en letter, moatte jo in Intel Quartus Prime-projekt oanmeitsje foardat jo de EMIF IP generearje en eks.ample.

  1. Starte de Intel Quartus Prime-software en selektearje File ➤ Nije projektwizard. Klik Folgjende.intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-3
  2. Spesifisearje in map en namme foar it projekt dat jo wolle oanmeitsje. Klik Folgjende.intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-4
  3. Ferifiearje dat Empty Project is selektearre. Klikje twa kear op Folgjende.intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-5
  4. Typ ûnder it Nammefilter it dielnûmer fan it apparaat.
  5. Selektearje ûnder Beskikbere apparaten it passende apparaat.intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-6
  6. Klik Finish.

It generearjen en konfigurearjen fan de EMIF IP

De folgjende stappen yllustrearje hoe't jo de EMIF IP generearje en konfigurearje. De stappen binne ferlykber nettsjinsteande it ûnthâldprotokol dat jo rjochtsje.

  1. Selektearje yn it IP Catalog-finster Intel Arria 10 External Memory Interfaces. (As it IP Catalog-finster net sichtber is, selektearje dan View ➤ Utility Windows ➤ IP Catalog.)intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-7
  2. Jou yn de IP Parameter Editor in entiteitsnamme foar de EMIF IP (de namme dy't jo hjir opjaan wurdt de file namme foar it IP) en spesifisearje in map. Klik oanmeitsje.intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-8
  3. De parameterbewurker hat meardere ljeppers wêr't jo parameters moatte konfigurearje om jo EMIF-ymplemintaasje te reflektearjen:
Intel Arria 10 EMIF Parameter Editor Rjochtlinen

tabel 1. EMIF Parameter Editor Rjochtlinen

Parameter Editor Tab Rjochtlinen
Algemien Soargje derfoar dat de folgjende parameters goed ynfierd binne:

• De snelheid grade foar it apparaat.

• It ûnthâld klok frekwinsje.

• De PLL referinsje klok frekwinsje.

Oantinken • Ferwize nei it gegevensblêd foar jo ûnthâld apparaat te fieren de parameters op 'e Oantinken tab.

• Jo moatte ek in spesifike lokaasje ynfiere foar de ALERT# pin. (Jildt allinich foar DDR4-ûnthâldprotokol.)

Mem I/O • Foar inisjele projektûndersiken kinne jo de standertynstellingen brûke op 'e

Mem I/O tab.

• Foar avansearre design falidaasje, Jo moatte útfiere board simulaasje foar in ôfliede optimale beëiniging ynstellings.

FPGA I/O • Foar inisjele projektûndersiken kinne jo de standertynstellingen brûke op 'e

FPGA I/O tab.

• Foar avansearre design falidaasje, Jo moatte útfiere board simulaasje mei assosjearre IBIS modellen foar in selektearje passende I / O noarmen.

Mem Timing • Foar inisjele projektûndersiken kinne jo de standertynstellingen brûke op 'e

Mem Timing tab.

• Foar avansearre design falidaasje, Jo moatte ynfiere parameters neffens jo ûnthâld apparaat syn datasheet.

Board • Foar inisjele projektûndersiken kinne jo de standertynstellingen brûke op 'e

Board tab.

• Foar avansearre ûntwerpvalidaasje en krekte timing-sluting moatte jo boardsimulaasje útfiere om krekte intersymbolinterference (ISI) / crosstalk en board- en pakketskew-ynformaasje ôf te lieden, en ynfiere it op 'e Board tab.

Controller Stel de controller parameters neffens de winske konfiguraasje en gedrach foar jo ûnthâld controller.
Diagnostyk Jo kinne brûk meitsje fan de parameters op de Diagnostyk ljepper om te helpen by it testen en debuggen fan jo ûnthâldynterface.
Example Designs De Example Designs ljepper lit jo ûntwerp generearje bvamples foar synteze en foar simulaasje. It oanmakke ûntwerp example is in folslein EMIF systeem besteande út de EMIF IP en in bestjoerder dy't generearret willekeurich ferkear foar in falidearje it ûnthâld ynterface.

Foar detaillearre ynformaasje oer yndividuele parameters, ferwize nei it passend haadstik foar jo ûnthâld protokol yn de Intel Arria 10 Eksterne Memory Interfaces IP User Guide.

It generearjen fan it synthesizearbere EMIF-ûntwerp Example

Foar de Intel Arria 10-ûntwikkelingskits binne d'r presets dy't de EMIF IP automatysk parameterisearje en pinouts generearje foar it spesifike boerd.

  1. Kontrolearje dat it finster Presets sichtber is. As it finster Presets net sichtber is, lit it sjen troch te selektearjen View ➤ Presets.
  2. Selektearje yn it finster Presets de passende foarinstelling foar ûntwikkelingskit en klikje op Tapasse.intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-9
  3. Konfigurearje de EMIF IP en klik op Generearje Example Untwerp yn 'e hoeke rjochts boppe fan it finster.
  4. Spesifisearje in map foar it EMIF-ûntwerp bglample en klik op OK. Súksesfolle generaasje fan it EMIF-ûntwerp example skept de folgjende files ûnder in Wii-map.

figuer 3. Generated Synthesizable Design Example File Struktuerintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-11

Noat: As jo ​​it karfakje Simulaasje of Synthesis net selektearje, sil de bestimmingsmap Platform Designer-ûntwerp befetsje files, dy't net kompilearje troch de Intel Quartus Prime software direkt, mar kin wêze viewbewurke of bewurke ûnder de Platfoarmûntwerper. Yn dizze situaasje kinne jo de folgjende kommando's útfiere om synteze en simulaasje te generearjen file sets.

  • Om in kompilerber projekt te meitsjen, moatte jo it quartus_sh -t make_qii_design.tcl-skript útfiere yn 'e bestimmingsmap.
  • Om in simulaasjeprojekt te meitsjen, moatte jo it quartus_sh -t make_sim_design.tcl-skript útfiere yn 'e bestimmingsmap.
  • De útklapmenu Selektearje boerd yn dizze seksje jildt de passende pinopdrachten foar ûntwikkelingskit op 'e eksampûntwerpe.
  • Dizze ynstelling is allinich beskikber as jo it karfakje Synthesis ynskeakelje yn 'e Example Design Files seksje.
  • Dizze ynstelling moat oerienkomme mei de oanwêziche oanwêzige ûntwikkelingskit, oars ferskynt in flaterberjocht.
  • As de wearde Gjin ferskynt yn de Selektearje board pulldown, it jout oan dat de hjoeddeiske parameter seleksjes net oerien mei eltse ûntwikkeling kit konfiguraasjes. Jo kinne in ûntwikkelingskit-spesifike IP en relatearre parameterynstellingen tapasse troch ien fan 'e foarôf ynstelde te selektearjen út' e foarôf ynstelde bibleteek. As jo ​​in foarynstelling tapasse, wurde de aktuele IP en oare parameterynstellingen ynsteld om oerien te kommen mei de selekteare preset. As jo ​​​​jo hjoeddeistige ynstellings bewarje wolle, moatte jo dat dwaan foardat jo in foarynstelling selektearje. As jo ​​​​in foarynstelling selektearje sûnder jo eardere ynstellings op te slaan, kinne jo de nije foarôf ynstelde ynstellings altyd opslaan ûnder in oare namme
  • As jo ​​wolle generearje de eksample ûntwerp foar gebrûk op jo eigen boerd, set Selektearje boerd op Gjin, generearje de eksample design, en foegje dan pin lokaasje beheinings.

Related Information

  • Synteze Example Design op side 17
  • Intel Arria 10 EMIF IP Parameter Beskriuwings foar DDR3
  • Intel Arria 10 EMIF IP Parameter Beskriuwings foar DDR4
  • Intel Arria 10 EMIF IP Parameter Beskriuwings foar QDRII / II + / Xtreme
  • Intel Arria 10 EMIF IP Parameter Beskriuwings foar QDR-IV
  • Intel Arria 10 EMIF IP-parameterbeskriuwingen foar RLDRAM 3
  • Intel Arria 10 EMIF IP Parameterbeskriuwings foar LPDDR3

It generearjen fan de EMIF Design Example foar Simulaasje

Foar de Intel Arria 10-ûntwikkelingskits binne d'r presets dy't de EMIF IP automatysk parameterisearje en pinouts generearje foar it spesifike boerd.

  1. Kontrolearje dat it finster Presets sichtber is. As it finster Presets net sichtber is, lit it sjen troch te selektearjen View ➤ Presets.
  2. Selektearje yn it finster Presets de passende foarinstelling foar ûntwikkelingskit en klikje op Tapasse.intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-12
  3. Konfigurearje de EMIF IP en klik op Generearje Example Untwerp yn 'e hoeke rjochts boppe fan it finster.intel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-13
  4. Spesifisearje in map foar it EMIF-ûntwerp bglample en klik op OK.

Súksesfolle generaasje fan it EMIF-ûntwerp example skept meardere file sets foar ferskate stipe simulators, ûnder in sim / ed_sim triemtafel.
figuer 4. Generated Simulation Design Example File Struktuerintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-14

Opmerking: as jo it karfakje Simulaasje of Synteze net selektearje, sil de bestimmingsmap Platformûntwerper-ûntwerp befetsje files, dy't net kompilearje troch de Intel Quartus Prime software direkt, mar kin wêze viewbewurke of bewurke ûnder de Platfoarmûntwerper. Yn dizze situaasje kinne jo de folgjende kommando's útfiere om synteze en simulaasje te generearjen file sets.

  • Om in kompilerber projekt te meitsjen, moatte jo it quartus_sh -t make_qii_design.tcl-skript útfiere yn 'e bestimmingsmap.
  • Om in simulaasjeprojekt te meitsjen, moatte jo it quartus_sh -t make_sim_design.tcl-skript útfiere yn 'e bestimmingsmap.

Related Information

  • Simulaasje Example Design op side 19
  • Intel Arria 10 EMIF IP - Simulearje ûnthâld IP

Simulaasje Versus Hardware ymplemintaasje

Foar simulaasje fan eksterne ûnthâld-ynterface kinne jo kalibraasje oerslaan of folsleine kalibraasje selektearje op it ljepblêd Diagnostics tidens IP-generaasje.
EMIF Simulaasje Models
Dizze tabel fergeliket de skaaimerken fan de skip kalibraasje en folsleine kalibraasje modellen.
Tabel 2. EMIF simulaasje modellen: Skip Kalibraasje tsjin Folsleine Kalibraasje

Skip Kalibraasje Folsleine Kalibraasje
Simulaasje op systeemnivo rjochte op brûkerslogika. Unthâld ynterface simulaasje rjochte op kalibraasje.
Details fan kalibraasje wurde net fêstlein. Vangt alle stages fan kalibraasje.
fierder…
Skip Kalibraasje Folsleine Kalibraasje
Hat mooglikheid om te bewarjen en ophelje gegevens. Omfettet nivellering, per-bit deskew, ensfh.
Fertsjintwurdet krekte effisjinsje.
Net beskôgje board skew.

RTL Simulaasje Versus Hardware ymplemintaasje
Dizze tabel markearret wichtige ferskillen tusken EMIF-simulaasje en hardware-ymplemintaasje.
Tabel 3. EMIF RTL Simulaasje Versus Hardware ymplemintaasje

RTL Simulaasje Hardware ymplemintaasje
Nios® inisjalisaasje en kalibraasjekoade útfiere parallel. Nios inisjalisaasje en kalibraasje koade útfiere sequentially.
Interfaces beweare cal_done sinjaal sinjaal tagelyk yn simulaasje. Fitter operaasjes bepale de folchoarder fan kalibraasje, en ynterfaces net assert cal_done tagelyk.

Jo moatte RTL-simulaasjes útfiere basearre op ferkearspatroanen foar de applikaasje fan jo ûntwerp. Tink derom dat RTL-simulaasje gjin PCB-spoarfertragingen modelleart dy't in diskrepânsje yn 'e latency kin feroarsaakje tusken RTL-simulaasje en hardware-ymplemintaasje.

Simulearje eksterne ûnthâld ynterface IP mei ModelSim

Dizze proseduere lit sjen hoe't jo it EMIF-ûntwerp simulearje kinne, bygelyksample.

  1. Starte de Mentor Graphics * ModelSim-software en selektearje File ➤ Directory feroarje. Navigearje nei de map sim/ed_sim/mentor binnen it oanmakke ûntwerp bglampde map.
  2. Kontrolearje dat it transkripsjefinster oan 'e ûnderkant fan it skerm wurdt werjûn. As it transkripsjefinster net sichtber is, lit it dan sjen troch te klikken View ➤ Transkripsje.
  3. Yn it transkripsjefinster útfiere boarne msim_setup.tcl.
  4. Neidat boarne msim_setup.tcl klear is mei rinnen, rinne ld_debug yn it Transcript finster.
  5. Neidat ld_debug klear is mei rinnen, ferifiearje dat it objektfinster wurdt werjûn. As it objektfinster net sichtber is, lit it sjen troch te klikken View ➤ Objekten.
  6. Selektearje yn it objektfinster de sinjalen dy't jo wolle simulearje troch mei rjochts te klikken en Wave tafoegje te selektearjen.
  7. Neidat jo klear binne mei it selektearjen fan de sinjalen foar simulaasje, útfiere run -all yn it Transcript-finster. De simulaasje rint oant it foltôge is.
  8. As de simulaasje is net sichtber, klik View ➤ Wave.

Related Information

Intel Arria 10 EMIF IP - Simulearje ûnthâld IP

Pin Placement foar Intel Arria 10 EMIF IP

Dit ûnderwerp jout rjochtlinen foar pin pleatsing.

Oerview

Intel Arria 10 FPGA's hawwe de folgjende struktuer:

  • Elk apparaat befettet 2 I / O kolommen.
  • Elke I/O-kolom befettet oant 8 I/O-banken.
  • Elke I/O-bank befettet 4 leanen.
  • Elke baan befettet 12 algemiene doel I / O (GPIO) pins.
Algemiene Pin Guidelines

De folgjende punten jouwe algemiene pinrjochtlinen:

  • Soargje derfoar dat de pins foar in opjûne eksterne ûnthâld ynterface wenje binnen in inkele I / O kolom.
  • Schnittstellen dy't meardere banken omfetsje moatte oan de folgjende easken foldwaan:
    • De banken moatte neist elkoar stean. Foar ynformaasje oer neistlizzende banken, ferwize nei de Intel Arria 10 External Memory Interfaces IP User Guide.
    • De adres- en kommandobank moatte yn in sintrumbank wenje om de latency te minimalisearjen. As it ûnthâld ynterface brûkt in even oantal banken, kin it adres en kommando bank wenje yn ien fan de twa sintrum banken.
  • Net brûkte pins kinne brûkt wurde as algemiene doel I / O pins.
  • Alle adres en kommando en byhearrende pins moatte wenje binnen ien bank.
  • Adres- en kommando- en gegevenspinnen kinne in bank diele ûnder de folgjende betingsten:
    • Adres en kommando en gegevens pins kinne net diele in I / O lane.
    • Allinich in net brûkte I / O-baan yn 'e adres- en kommandobank kin brûkt wurde foar gegevenspins.

Tabel 4. Algemiene Pin Beheinings

Signal Type Beheining
Data Strobe Alle sinjalen dy't ta in DQ-groep hearre moatte yn deselde I/O-baan wenje.
Data Related DQ pins moatte wenje yn deselde I / O lane. DM / DBI pins moatte wurde keppele ôf mei in DQ pin foar in goede wurking. Foar protokollen dy't gjin bidirectionele gegevensrigels stypje, moatte lêssinjalen apart wurde groepearre fan skriuwsinjalen.
Adres en kommando Adres- en kommando-pins moatte wenje op foarôf definieare lokaasjes binnen in I/O-bank.

Pin-opdrachten
As jo ​​​​in foarynstelde ûntwikkelingskit tapast hawwe tidens IP-generaasje, wurde alle pin-opdrachten foar de ûntwikkelingskit automatysk oanmakke en kinne wurde ferifiearre yn 'e .qsf file dat wurdt generearre mei it ûntwerp example.

Related Information

  • Intel Arria 10 EMIF IP DDR3
  • Intel Arria 10 EMIF IP foar DDR4
  • Intel Arria 10 EMIF IP foar QDRII / II + / Xtreme
  • Intel Arria 10 EMIF IP foar QDR-IV
  • Intel Arria 10 EMIF IP foar RLDRAM 3
  • Intel Arria 10 EMIF IP foar LPDDR3

Kompilearjen en programmearjen fan de Intel Arria 10 EMIF Design Example

Neidat jo hawwe makke de nedige pin opdrachten yn de .qsf file, kinne jo kompilearje it ûntwerp example yn 'e Intel Quartus Prime-software.

  1. Navigearje nei de Intel Quartus Prime-map mei it ûntwerp bglample map.
  2. Iepenje it Intel Quartus Prime-projekt file, (.qpf).
  3. Om kompilaasje te begjinnen, klikje op Ferwurkjen ➤ Kompilaasje begjinne. It suksesfolle foltôgjen fan kompilaasje genereart in .sof file, wêrtroch it ûntwerp kin rinne op hardware.
  4. Om jo apparaat te programmearjen mei it kompilearre ûntwerp, iepenje de programmeur troch te klikken op Tools ➤ Programmer.
  5. Klikje yn 'e programmeur Auto Detect om stipe apparaten te detektearjen.
  6. Selektearje it Intel Arria 10-apparaat en selektearje dan Feroarje File.
  7. Gean nei de oanmakke ed_synth.sof file en selektearje Iepenje.
  8. Klikje op Start om it Intel Arria 10-apparaat te programmearjen. As it apparaat mei súkses programmearre is, moat de foarútgongbalke rjochtsboppe fan it finster 100% oanjaan (Suksesfol).

Debuggen fan de Intel Arria 10 EMIF Design Example

De EMIF Debug Toolkit is beskikber om te helpen by it debuggen fan eksterne ûnthâld-ynterface-ûntwerpen. De toolkit lit jo lêze en skriuwe marzjes werjaan en eachdiagrammen generearje. Neidat jo de Intel Arria 10-ûntwikkelingsset hawwe programmearre, kinne jo de wurking ferifiearje mei de EMIF Debug Toolkit.

  1. Om de EMIF Debug Toolkit te starten, navigearje nei Tools ➤ Systeem Debuggen-ark ➤ Eksterne Memory Interface Toolkit.
  2. Klik op Inisjalisearje ferbinings.
  3. Klik Project keppelje oan apparaat. In finster ferskynt; ferifiearje dat it juste apparaat is selektearre en dat de juste .sof file selektearre is.
  4. Klik op Meitsje Unthâld Interface Connection. Akseptearje de standertynstellingen troch op OK te klikken.
  5. De Intel Arria 10-ûntwikkelingskit is no ynsteld om te funksjonearjen mei de EMIF Debug Toolkit, en jo kinne ien fan 'e folgjende rapporten generearje troch te dûbelklikken op' e oerienkommende opsje:
  • Kalibraasje opnij útfiere. Produseart in kalibraasjerapport dat de kalibraasjestatus per DQ / DQS-groep gearfettet tegearre mei de marzjes foar elke DQ / DQS-pin.
  • Driver Margining. Produsearret in rapport gearfetting fan it lêzen en skriuwen marzjes per I / O pin. Dit ferskilt fan kalibraasjemarzjen, om't sjauffeurmarzjen wurdt fêstlein yn brûkersmodusferkear ynstee fan by kalibraasje
  • Generearje Eye Diagram. Genereart lês- en skriuwdiagrammen foar elke DQ-pin basearre op patroanen foar kalibraasjegegevens.
  • Kalibrearje Beëiniging. Veegt ferskate beëinigingswearden en rapportearret de marzjes dy't elke beëinigingswearde leveret. Brûk dizze funksje foar in help te selektearjen de optimale beëiniging foar it ûnthâld ynterface.

Design Example Beskriuwing foar eksterne ûnthâld Schnittstellen Intel Arria 10 FPGA IP

As jo ​​jo EMIF IP parameterisearje en generearje, kinne jo opjaan dat it systeem mappen makket foar simulaasje en synteze file sets, en generearje de file set automatysk. As jo ​​​​simulaasje of synteze selektearje ûnder Example Design Files op eksample ljepper Designs, it systeem makket in folsleine simulaasje file set of in folsleine synteze file set, yn oerienstimming mei jo seleksje.

Synteze Example Design

Synteze bvample design befettet de grutte blokken werjûn yn de figuer hjirûnder.

  • In ferkear generator, dat is in synthesizable Avalon®-MM example stjoerprogramma dat ymplemintearret in pseudo-willekeurich patroan fan lêzen en skriuwt nei in parameterized oantal adressen. De ferkearsgenerator kontrolearret ek de gegevens lêzen út it ûnthâld om te soargjen dat it oerienkomt mei de skreaune gegevens en beweart in mislearring oars.
  • In eksimplaar fan 'e ûnthâld-ynterface, dy't omfettet:
    • In ûnthâld controller dy't moderearret tusken de Avalon-MM ynterface en de AFI ynterface.
    • De PHY, dy't tsjinnet as in ynterface tusken de ûnthâldkontrôler en eksterne ûnthâldapparaten om lês- en skriuwoperaasjes út te fieren.

figuer 5. Synteze Example Designintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-15

As jo ​​​​de Ping Pong PHY-funksje brûke, sil de synteze bglample design omfiemet twa ferkear generators útjaan kommando oan twa ûnôfhinklike ûnthâld apparaten fia twa ûnôfhinklike controllers en in mienskiplike PHY, lykas werjûn yn de folgjende figuer.

figuer 6. Synteze Example Untwerp foar Ping Pong PHYintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-18

As jo ​​brûke RLDRAM 3, it ferkear generator yn de synteze example design kommunisearret direkt mei de PHY mei help fan AFI, lykas werjûn yn de folgjende figuer.
figuer 7. Synteze Example Untwerp foar RLDRAM 3 Schnittstellenintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-19

Noat: As ien of mear fan de parameters PLL Sharing Mode, DLL Sharing Mode, of OCT Sharing Mode parameters binne ynsteld op in oare wearde dan No Sharing, de synteze bv.ample design sil befetsje twa ferkear generator / ûnthâld ynterface eksimplaren. De twa ferkear generator / ûnthâld ynterface eksimplaren wurde besibbe allinnich troch dielde PLL / DLL / OCT ferbinings lykas definiearre troch de parameter ynstellings. De eksimplaren fan ferkearsgenerator/ûnthâldynterface litte sjen hoe't jo sokke ferbiningen kinne meitsje yn jo eigen ûntwerpen.

Noat: Syntezestream fan tredden lykas beskreaun yn Intel Quartus Prime Standard Edition User Guide: Synteze fan tredden is gjin stipe stream foar EMIF IP.
Related Information
It generearjen fan it synthesizearbere EMIF-ûntwerp Exampop side 7

Simulaasje Example Design

De simulaasje eksample design befettet de grutte blokken werjûn yn de folgjende figuer.

  • In eksimplaar fan 'e synteze bglampit ûntwerp. Lykas beskreaun yn 'e foarige paragraaf, de synteze example design befettet in ferkear generator en in eksimplaar fan it ûnthâld ynterface. Dizze blokken binne standert foar abstrakte simulaasjemodellen wêr passend foar rappe simulaasje.
  • In ûnthâld model, dat fungearret as in generike model dat hâldt him oan de spesifikaasjes fan it ûnthâld protokol. Faak, ûnthâld leveransiers jouwe simulaasje modellen foar harren spesifike ûnthâld komponinten dy't jo kinne downloade fan harren websites.
  • In status checker, dy't kontrolearret de status sinjalen út de eksterne ûnthâld ynterface IP en de ferkear generator, foar in sinjalearje in algemiene pass of fail betingst.

figuer 8. Simulaasje Example Designintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-18

As jo ​​​​de Ping Pong PHY-funksje brûke, sil de simulaasje eksample design omfiemet twa ferkear generators útjaan kommando oan twa ûnôfhinklike ûnthâld apparaten fia twa ûnôfhinklike controllers en in mienskiplike PHY, lykas werjûn yn de folgjende figuer.

figuer 9. Simulaasje Example Untwerp foar Ping Pong PHYintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-19

As jo ​​brûke RLDRAM 3, it ferkear generator yn de simulaasje example design kommunisearret direkt mei de PHY mei help fan AFI, lykas werjûn yn de folgjende figuer.

figuer 10. Simulaasje Example Untwerp foar RLDRAM 3 Schnittstellenintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-20

Related Information
It generearjen fan de EMIF Design Example foar Simulaasje op side 10

Example Designs Interface Tab

De parameter bewurker befettet in Example ljepper Designs wêrmei jo jo eks kinne parameterisearje en generearjeample designs.l

Figuer 11. Example ljepper Designs yn 'e Parameter Editor foar eksterne ûnthâld ynterfacesintel-UG-20118-External-Memory-Interfaces-Arria-10-FPGA-IP-Design-Example-fig-21

Beskikber Example Designs Seksje
De pulldown selektearje ûntwerp lit jo de winske eks selektearjeampit ûntwerp. Op it stuit is EMIF Example Design is de ienige beskikbere kar, en wurdt standert selektearre.

Document Revision Skiednis foar eksterne ûnthâld Schnittstellen Intel Arria 10 FPGA IP Design Example User Guide

Dokumint Ferzje Intel Quartus Prime Ferzje Feroarings
2021.03.29 21.1 • Yn de Example Design Quick Start haadstik, fuorthelle ferwizings nei de NCSim * simulator.
2018.09.24 18.1 • Updated sifers yn de It generearjen fan it synthesizearbere EMIF-ûntwerp Example en It generearjen fan de EMIF Design Example foar Simulaasje ûnderwerpen.
2018.05.07 18.0 • Feroare dokumint titel fan Intel Arria 10 Eksterne ûnthâld ynterfaces IP Design Example User Guide nei Eksterne ûnthâld Schnittstellen Intel Arria 10 FPGA IP Design Example User Guide.

• Korrigearre kûgelpunten yn 'e Oerview seksje fan de Pin Placement foar Intel Arria 10 EMIF IP ûnderwerp.

Datum Ferzje Feroarings
novimber

2017

2017.11.06 Inisjele release.

Intel Corporation. Alle rjochten foarbehâlden. Intel, it Intel-logo en oare Intel-merken binne hannelsmerken fan Intel Corporation of har dochterûndernimmingen. Intel garandearret prestaasjes fan har FPGA- en semiconductor-produkten oan hjoeddeistige spesifikaasjes yn oerienstimming mei Intel's standert garânsje, mar behâldt it rjocht foar om op elts momint feroarings te meitsjen oan produkten en tsjinsten sûnder notice. Intel nimt gjin ferantwurdlikens of oanspraaklikens oan dy't fuortkomme út 'e applikaasje of gebrûk fan ynformaasje, produkt of tsjinst beskreaun hjiryn, útsein as útdruklik skriftlik ôfpraat troch Intel. Intel-klanten wurde advisearre om de lêste ferzje fan apparaatspesifikaasjes te krijen foardat se fertrouwe op alle publisearre ynformaasje en foardat se oarders pleatse foar produkten of tsjinsten.

  • Oare nammen en merken kinne wurde opeaske as eigendom fan oaren.

Dokuminten / Resources

intel UG-20118 Eksterne ûnthâld Schnittstellen Arria 10 FPGA IP Design Example [pdf] Brûkersgids
UG-20118 Eksterne ûnthâld Schnittstellen Arria 10 FPGA IP Design Example, UG-20118, External Memory Interfaces Arria 10 FPGA IP Design Example, Schnittstellen Arria 10 FPGA IP Design Example, 10 FPGA IP Design Example

Referinsjes

Lit in reaksje efter

Jo e-mailadres sil net publisearre wurde. Ferplichte fjilden binne markearre *