intel UG-20118 ממשקי זיכרון חיצוניים Arria 10 FPGA IP Design Example

עיצוב דוגמהample מדריך התחלה מהירה לממשקי זיכרון חיצוניים Intel® Arria® 10 FPGA IP

ממשק חדש ועיצוב אוטומטי יותר למשלample flow זמין עבור ממשקי זיכרון חיצוניים של Intel® Arria® 10.
האקסampהכרטיסייה עיצובים בעורך הפרמטרים מאפשרת לך לציין את יצירת הסינתזה והסימולציה file ערכות שבהן תוכל להשתמש כדי לאמת את ה- EMIF IP שלך.
אתה יכול ליצור אקסampהעיצוב הספציפי עבור ערכת פיתוח Intel FPGA, או עבור כל EMIF IP שאתה יוצר.

איור 1. עיצוב כללי לדוגמהample Workflows

עיצוב דוגמהample

איור 2. יצירת דוגמה של EMIFample Design עם ערכת פיתוח של Intel Arria 10

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.

• ניתן לתבוע שמות ומותגים אחרים כרכושם של אחרים.

יצירת פרויקט EMIF

עבור תוכנת Intel Quartus® Prime גרסה 17.1 ואילך, עליך ליצור פרויקט Intel Quartus Prime לפני יצירת ה-EMIF IP ו-Design example.

1. הפעל את תוכנת Intel Quartus Prime ובחר File ➤ אשף פרויקט חדש. הקש "הבא.
2. ציין ספרייה ושם עבור הפרויקט שברצונך ליצור. הקש "הבא.
3. ודא ש- Empty Project נבחר. לחץ על הבא פעמיים.
4. תחת מסנן שמות, הקלד את מספר החלק של המכשיר.
5. תחת מכשירים זמינים, בחר את המכשיר המתאים.
6. לחץ על סיום.

יצירה והגדרה של EMIF IP

השלבים הבאים ממחישים כיצד ליצור ולהגדיר את ה- EMIF IP. השלבים דומים ללא קשר לפרוטוקול הזיכרון שאליו אתה מכוון.

1. בחלון IP Catalog, בחר ממשקי זיכרון חיצוניים של Intel Arria 10. (אם חלון קטלוג ה-IP אינו גלוי, בחר View ➤ כלי שירות Windows ➤ קטלוג IP.)
2. בעורך פרמטרי IP, ספק שם ישות עבור ה-EMIF IP (השם שאתה מספק כאן הופך ל- file שם עבור ה-IP) וציין ספרייה. לחץ על צור.
3. לעורך הפרמטרים יש מספר כרטיסיות שבהן עליך להגדיר פרמטרים כך שישקפו את יישום ה-EMIF שלך:

הנחיות עורך פרמטרים של Intel Arria 10 EMIF

טבלה 1. הנחיות עורך פרמטרים של EMIF

לשונית עורך פרמטרים	הנחיות
כְּלָלִי	ודא שהפרמטרים הבאים מוזנים כהלכה: • דרגת המהירות למכשיר. • תדר שעון הזיכרון. • תדר השעון הייחוס של PLL.
זֵכֶר	• עיין בגיליון הנתונים של התקן הזיכרון שלך כדי להזין את הפרמטרים ב- זֵכֶר לשונית. • עליך להזין גם מיקום ספציפי עבור סיכת ALERT#. (חל על פרוטוקול זיכרון DDR4 בלבד.)
מ I/O	• עבור חקירות פרויקט ראשוניות, תוכל להשתמש בהגדרות ברירת המחדל ב- Mem I/O לשונית. • עבור אימות עיצוב מתקדם, עליך לבצע הדמיית לוח כדי להפיק הגדרות סיום אופטימליות.
FPGA I/O	• עבור חקירות פרויקט ראשוניות, תוכל להשתמש בהגדרות ברירת המחדל ב- FPGA I/O לשונית. • עבור אימות תכנון מתקדם, עליך לבצע הדמיית לוח עם דגמי IBIS משויכים לבחירת תקני I/O מתאימים.
תזמון Mem	• עבור חקירות פרויקט ראשוניות, תוכל להשתמש בהגדרות ברירת המחדל ב- תזמון Mem לשונית. • עבור אימות עיצוב מתקדם, עליך להזין פרמטרים בהתאם לגליון הנתונים של התקן הזיכרון שלך.
לוּחַ	• עבור חקירות פרויקט ראשוניות, תוכל להשתמש בהגדרות ברירת המחדל ב- לוּחַ לשונית. • לאימות עיצוב מתקדם וסגירת תזמון מדויקת, עליך לבצע הדמיית לוח כדי להפיק את הפרעות הבין-סמלים מדויקות (ISI) / הצלבה ומידע על הטיית לוח וחבילה, ולהזין אותו ב- לוּחַ לשונית.
בַּקָר	הגדר את פרמטרי הבקר בהתאם לתצורה ולהתנהגות הרצויים עבור בקר הזיכרון שלך.
אבחון	אתה יכול להשתמש בפרמטרים ב- אבחון לשונית כדי לסייע בבדיקה ואיתור באגים בממשק הזיכרון שלך.
Example Designs	ה Example Designs הכרטיסייה מאפשרת לך ליצור עיצוב לדוגמהamples לסינתזה ולסימולציה. העיצוב שנוצר למשלample היא מערכת EMIF שלמה המורכבת מ-EMIF IP ומנהל התקן שיוצר תעבורה אקראית כדי לאמת את ממשק הזיכרון.

למידע מפורט על פרמטרים בודדים, עיין בפרק המתאים עבור פרוטוקול הזיכרון שלך במדריך למשתמש של Intel Arria 10 External Memory Interfaces IP.

יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample

עבור ערכות הפיתוח של Intel Arria 10, ישנן הגדרות מוגדרות מראש שמפרמטרות אוטומטית את ה-EMIF IP ומייצרות pinouts עבור הלוח הספציפי.

1. ודא שחלון ההגדרות הקבועות גלוי. אם חלון הקביעות מראש אינו גלוי, הצג אותו על ידי בחירה View ➤ הגדרות קבועות מראש.
2. בחלון Presets, בחר את ערכת הפיתוח המתאימה ולחץ על Apply.
3. הגדר את EMIF IP ולחץ על Generate Example Design בפינה הימנית העליונה של החלון.
4. ציין ספרייה עבור עיצוב EMIF למשלample ולחץ על אישור. יצירה מוצלחת של עיצוב EMIF לשעברample יוצר את הדברים הבאים fileתחת ספריית Wii.

איור 3. דוגמה לעיצוב שניתן לסנתזample File מִבְנֶה

פֶּתֶק: אם לא תבחר בתיבת הסימון סימולציה או סינתזה, ספריית היעד תכיל עיצוב פלטפורמה files, שאינן ניתנות להידור על ידי תוכנת Intel Quartus Prime ישירות, אך יכולות להיות viewערוך או ערוך תחת מעצב הפלטפורמה. במצב זה, אתה יכול להפעיל את הפקודות הבאות כדי ליצור סינתזה וסימולציה file סטים.

• כדי ליצור פרויקט הניתן להידור, עליך להפעיל את הסקריפט quartus_sh -t make_qii_design.tcl בספריית היעד.
• כדי ליצור פרויקט סימולציה, עליך להפעיל את הסקריפט quartus_sh -t make_sim_design.tcl בספריית היעד.
• התפריט הנפתח Select board בסעיף זה מחיל את הקצאות הסיכות המתאימות של ערכת הפיתוח על האקסampלעיצוב.
• הגדרה זו זמינה רק כאשר אתה מפעיל את תיבת הסימון Synthesis ב-Example Design Fileסעיף.
• הגדרה זו חייבת להתאים לערכת הפיתוח המיושמת הקיימת, אחרת תופיע הודעת שגיאה.
• אם הערך None מופיע בתפריט הנפתח Select board, זה מציין שבחירות הפרמטרים הנוכחיות אינן תואמות לאף תצורות של ערכת פיתוח. תוכל להחיל IP ספציפי לערכת פיתוח והגדרות פרמטר קשורות על ידי בחירה באחת מההגדרות המוגדרות מראש מספריית הקביעות המוגדרות מראש. כאשר אתה מחיל הגדרה מראש, ה-IP הנוכחי והגדרות פרמטרים אחרות מוגדרות כך שיתאימו להגדרה שנבחרה. אם ברצונך לשמור את ההגדרות הנוכחיות שלך, עליך לעשות זאת לפני שתבחר הגדרה מראש. אם תבחר הגדרה מראש מבלי לשמור את ההגדרות הקודמות שלך, אתה תמיד יכול לשמור את ההגדרות החדשות הקבועות מראש תחת שם אחר
• אם אתה רוצה ליצור את האקסampלעצב לשימוש בלוח משלך, הגדר את Select board ל-None, צור את האקסample design, ולאחר מכן הוסף אילוצי מיקום סיכה.

מידע קשור

• סינתזה דוגמהample Design בעמוד 17
• Intel Arria 10 EMIF IP תיאורי פרמטרים עבור DDR3
• Intel Arria 10 EMIF IP תיאורי פרמטרים עבור DDR4
• Intel Arria 10 EMIF IP תיאורי פרמטרים עבור QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP תיאורי פרמטרים עבור QDR-IV
• תיאורי פרמטרים של Intel Arria 10 EMIF IP עבור RLDRAM 3
• תיאורי פרמטרים של Intel Arria 10 EMIF IP עבור LPDDR3

יצירת ה-EMIF Design Example לסימולציה

עבור ערכות הפיתוח של Intel Arria 10, ישנן הגדרות מוגדרות מראש שמפרמטרות אוטומטית את ה-EMIF IP ומייצרות pinouts עבור הלוח הספציפי.

1. ודא שחלון ההגדרות הקבועות גלוי. אם חלון הקביעות מראש אינו גלוי, הצג אותו על ידי בחירה View ➤ הגדרות קבועות מראש.
2. בחלון Presets, בחר את ערכת הפיתוח המתאימה ולחץ על Apply.
3. הגדר את EMIF IP ולחץ על Generate Example Design בפינה הימנית העליונה של החלון.
4. ציין ספרייה עבור עיצוב EMIF למשלample ולחץ על אישור.

יצירה מוצלחת של עיצוב EMIF לשעברample יוצר מרובה file ערכות עבור סימולטורים נתמכים שונים, תחת ספריית sim/ed_sim.
איור 4. עיצוב סימולציה שנוצר לדוגמהample File מִבְנֶה

הערה: אם לא תבחר בתיבת הסימון סימולציה או סינתזה, ספריית היעד תכיל עיצוב פלטפורמה files, שאינן ניתנות להידור על ידי תוכנת Intel Quartus Prime ישירות, אך יכולות להיות viewערוך או ערוך תחת מעצב הפלטפורמה. במצב זה אתה יכול להפעיל את הפקודות הבאות כדי ליצור סינתזה וסימולציה file סטים.

• כדי ליצור פרויקט הניתן להידור, עליך להפעיל את הסקריפט quartus_sh -t make_qii_design.tcl בספריית היעד.
• כדי ליצור פרויקט סימולציה, עליך להפעיל את הסקריפט quartus_sh -t make_sim_design.tcl בספריית היעד.

מידע קשור

• סימולציה דוגמהample Design בעמוד 19
• Intel Arria 10 EMIF IP – הדמיית IP של זיכרון

סימולציה מול יישום חומרה

עבור הדמיית ממשק זיכרון חיצוני, תוכל לבחור לדלג על כיול או כיול מלא בכרטיסייה אבחון במהלך יצירת IP.
דגמי הדמיית EMIF
טבלה זו משווה את המאפיינים של מודלים של כיול הדילוג והכיול המלא.
טבלה 2. מודלים של הדמיית EMIF: דילוג על כיול לעומת כיול מלא

דלג על כיול	כיול מלא
סימולציה ברמת המערכת המתמקדת בלוגיקת המשתמש.	הדמיית ממשק זיכרון המתמקדת בכיול.
פרטי הכיול אינם נלכדים.	לוכד את כל הסtages של כיול.
נִמשָׁך…

דלג על כיול	כיול מלא
בעל יכולת אחסון ואחזור נתונים.	כולל פילוס, הטיה לכל סיביות וכו'.
מייצג יעילות מדויקת.
לא מתייחס להטיית לוח.

סימולציית RTL לעומת יישום חומרה
טבלה זו מדגישה את ההבדלים העיקריים בין הדמיית EMIF ליישום חומרה.
טבלה 3. סימולציית EMIF RTL לעומת יישום חומרה

סימולציית RTL	יישום חומרה
קוד האתחול והכיול של Nios® מתבצעים במקביל.	אתחול וקוד הכיול של Nios מופעלים ברצף.
ממשקים קובעים אות cal_done בו-זמנית בסימולציה.	פעולות התקן קובעות את סדר הכיול, והממשקים אינם קובעים cal_done בו-זמנית.

עליך להפעיל סימולציות RTL המבוססות על דפוסי תעבורה עבור היישום של העיצוב שלך. שים לב שסימולציית RTL אינה מדגמנת עיכובים במעקב PCB שעלולים לגרום לאי התאמה בהשהיה בין הדמיית RTL לבין הטמעת חומרה.

הדמיית ממשק זיכרון חיצוני IP עם ModelSim

הליך זה מראה כיצד לדמות את עיצוב EMIF למשלample.

1. הפעל את תוכנת Mentor Graphics* ModelSim ובחר File ➤ שנה ספרייה. נווט אל ספריית sim/ed_sim/mentor בתוך העיצוב שנוצר למשלampהתיקייה.
2. ודא שחלון התמלול מוצג בתחתית המסך. אם חלון התמלול אינו גלוי, הצג אותו על ידי לחיצה View ➤ תמלול.
3. בחלון תמלול, הפעל את המקור msim_setup.tcl.
4. לאחר שהמקור msim_setup.tcl מסיים לפעול, הפעל את ld_debug בחלון התמלול.
5. לאחר ש-ld_debug מסיים לפעול, ודא שחלון האובייקטים מוצג. אם חלון האובייקטים אינו גלוי, הצג אותו על ידי לחיצה View ➤ חפצים.
6. בחלון האובייקטים, בחר את האותות שברצונך לדמות על ידי לחיצה ימנית ובחירה ב- Add Wave.
7. לאחר שתסיים לבחור את האותות לסימולציה, בצע run -all בחלון התמלול. הסימולציה פועלת עד להשלמתה.
8. אם הסימולציה אינה גלויה, לחץ View ➤ גל.

מידע קשור

Intel Arria 10 EMIF IP – הדמיית IP של זיכרון

מיקום סיכות עבור Intel Arria 10 EMIF IP

נושא זה מספק הנחיות למיקום סיכות.

מֵעַלview

למכשירי Intel Arria 10 FPGA יש את המבנה הבא:

• כל מכשיר מכיל 2 עמודות I/O.
• כל עמודת I/O מכילה עד 8 בנק I/O.
• כל בנק קלט/פלט מכיל 4 נתיבים.
• כל נתיב מכיל 12 פיני I/O (GPIO) לשימוש כללי.

הנחיות כלליות לסיכות

הנקודות הבאות מספקות הנחיות כלליות לסיכות:

• ודא שהפינים עבור ממשק זיכרון חיצוני נתון נמצאים בתוך עמודת קלט/פלט אחת.
• ממשקים המשתרעים על פני מספר בנקים חייבים לעמוד בדרישות הבאות:
  • הבנקים חייבים להיות צמודים זה לזה. למידע על בנקים סמוכים, עיין במדריך למשתמש של Intel Arria 10 External Memory Interfaces IP.
  • בנק הכתובות והפקודות חייבים להיות בבנק מרכזי כדי למזער את זמן האחזור. אם ממשק הזיכרון משתמש במספר זוגי של בנקים, בנק הכתובות והפקודות עשויים להימצא בכל אחד משני הבנקים המרכזיים.
• ניתן להשתמש בפינים שאינם בשימוש כסיכות I/O לשימוש כללי.
• כל הכתובות והפקודות והסיכות המשויכות חייבות להימצא בתוך בנק אחד.
• סיכות כתובות ופקודות ונתונים יכולות לשתף בנק בתנאים הבאים:
  • סיכות כתובות ופקודות ונתונים אינן יכולות לשתף נתיב קלט/פלט.
  • ניתן להשתמש רק בנתיב קלט/פלט שאינו בשימוש בבנק הכתובות והפקודות עבור פיני נתונים.

טבלה 4. אילוצי פינים כלליים

סוג אות	כְּפִיָה
Strobe Data	כל האותות השייכים לקבוצת DQ חייבים להימצא באותו נתיב קלט/פלט.
נְתוּנִים	פיני DQ קשורים חייבים להימצא באותו נתיב קלט/פלט. יש לשייך את פיני DM/DBI לפין DQ לפעולה תקינה. עבור פרוטוקולים שאינם תומכים בקווי נתונים דו-כיווני, יש לקבץ אותות קריאה בנפרד מאותות כתיבה.
כתובת ופקודה	סיכות כתובת ופקודה חייבות להימצא במיקומים מוגדרים מראש בתוך בנק קלט/פלט.

מטלות סיכה
אם החלת ערכת פיתוח מוגדרת מראש במהלך יצירת IP, כל הקצאות הפינים עבור ערכת הפיתוח נוצרות אוטומטית וניתן לאמת אותן ב-.qsf file שנוצר עם העיצוב למשלample.

מידע קשור

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP עבור DDR4
• Intel Arria 10 EMIF IP עבור QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP עבור QDR-IV
• Intel Arria 10 EMIF IP עבור RLDRAM 3
• Intel Arria 10 EMIF IP עבור LPDDR3

קומפילציה ותכנות של Intel Arria 10 EMIF Design Example

לאחר שביצעת את הקצאות הפינים הדרושות בקובץ .qsf file, אתה יכול להרכיב את העיצוב למשלample בתוכנת Intel Quartus Prime.

1. נווט אל תיקיית Intel Quartus Prime המכילה את העיצוב למשלampהמדריך.
2. פתח את פרויקט Intel Quartus Prime file, (.qpf).
3. כדי להתחיל הידור, לחץ על עיבוד ➤ התחל הידור. השלמה מוצלחת של קומפילציה מייצרת .sof file, המאפשר לעיצוב לפעול על חומרה.
4. כדי לתכנת את המכשיר שלך עם העיצוב המהודר, פתח את המתכנת על ידי לחיצה על כלים ➤ מתכנת.
5. במתכנת, לחץ על זיהוי אוטומטי כדי לזהות מכשירים נתמכים.
6. בחר את התקן Intel Arria 10 ולאחר מכן בחר שנה File.
7. נווט אל ed_synth.sof שנוצר file ובחר פתח.
8. לחץ על התחל כדי להתחיל לתכנת את התקן Intel Arria 10. כאשר המכשיר מתוכנת בהצלחה, סרגל ההתקדמות בפינה השמאלית העליונה של החלון אמור להצביע על 100% (מוצלח).

איתור באגים של Intel Arria 10 EMIF Design Example

ערכת הכלים של EMIF Debug זמינה כדי לסייע באיתור באגים בעיצובי ממשק זיכרון חיצוני. ערכת הכלים מאפשרת לך להציג שולי קריאה וכתיבה וליצור דיאגרמות עיניים. לאחר שתכנת את ערכת הפיתוח של Intel Arria 10, תוכל לאמת את פעולתה באמצעות ערכת EMIF Debug Toolkit.

1. כדי להפעיל את ערכת EMIF Debug Toolkit, נווט אל כלים ➤ כלי איתור באגים במערכת ➤ ערכת כלי ממשק זיכרון חיצוני.
2. לחץ על אתחול חיבורים.
3. לחץ על קישור פרויקט למכשיר. מופיע חלון; ודא שהמכשיר הנכון נבחר ושה-.sof הנכון file נבחר.
4. לחץ על צור חיבור ממשק זיכרון. קבל את הגדרות ברירת המחדל על ידי לחיצה על אישור.
5. ערכת הפיתוח של Intel Arria 10 מוגדרת כעת לתפקד עם ערכת EMIF Debug Toolkit, ותוכל להפיק כל אחד מהדוחות הבאים על ידי לחיצה כפולה על האפשרות המתאימה:

• הפעל מחדש כיול. מפיקה דוח כיול המסכם את מצב הכיול לכל קבוצת DQ/DQS יחד עם השוליים עבור כל פיני DQ/DQS.
• שולי נהג. מפיקה דוח המסכם את שולי הקריאה והכתיבה לכל פין I/O. זה שונה משולי כיול מכיוון ששולי הנהג נקלטים במהלך תעבורת מצב משתמש ולא במהלך כיול
• צור דיאגרמת עיניים. יוצר קריאה וכתיבה של דיאגרמות עיניים עבור כל סיכת DQ בהתבסס על דפוסי נתוני כיול.
• כייל סיום. מטאטא ערכי סיום שונים ומדווח על המרווחים שכל ערך סיום מספק. השתמש בתכונה זו כדי לעזור בבחירת הסיום האופטימלי עבור ממשק הזיכרון.

עיצוב דוגמהample תיאור עבור ממשקי זיכרון חיצוניים Intel Arria 10 FPGA IP

כאשר אתה מפרמטר ויוצר את ה-EMIF IP שלך, אתה יכול לציין שהמערכת תיצור ספריות לסימולציה וסינתזה file ערכות, וצור את file מגדיר אוטומטית. אם תבחר סימולציה או סינתזה תחת Example Design Files על האקסampבכרטיסייה עיצובים, המערכת יוצרת סימולציה שלמה file סט או סינתזה מלאה file להגדיר, בהתאם לבחירתך.

סינתזה דוגמהample Design

הסינתזה לשעברample design מכיל את הבלוקים העיקריים המוצגים באיור למטה.

• מחולל תעבורה, שהוא דוגמה Avalon®-MM שניתן לסנתזample driver שמיישם דפוס פסאודו אקראי של קריאה וכתיבה למספר פרמטר של כתובות. מחולל התעבורה גם עוקב אחר הנתונים הנקראים מהזיכרון כדי לוודא שהם תואמים לנתונים הכתובים ומצהיר על כשל אחרת.
• מופע של ממשק הזיכרון, הכולל:
  • בקר זיכרון המנחה בין ממשק Avalon-MM לממשק AFI.
  • ה-PHY, המשמש כממשק בין בקר הזיכרון להתקני זיכרון חיצוניים לביצוע פעולות קריאה וכתיבה.

איור 5. סינתזה לדוגמהample Design

אם אתה משתמש בתכונת הפינג פונג PHY, הסינתזה למשלampהעיצוב כולל שני מחוללי תעבורה המנפיקים פקודות לשני התקני זיכרון עצמאיים באמצעות שני בקרים עצמאיים ו-PHY משותף, כפי שמוצג באיור הבא.

איור 6. סינתזה לדוגמהample Design עבור פינג פונג PHY

אם אתה משתמש ב- RLDRAM 3, מחולל התעבורה בסינתזה למשלample design מתקשר ישירות עם ה-PHY באמצעות AFI, כפי שמוצג באיור הבא.
איור 7. סינתזה לדוגמהample Design עבור ממשקי RLDRAM 3

פֶּתֶק: אם אחד או יותר מהפרמטרים של מצב שיתוף PLL, מצב שיתוף DLL או מצב שיתוף OCT מוגדרים לכל ערך מלבד No Sharing, הסינתזה example design יכיל שני מופעים של מחולל תעבורה/ממשק זיכרון. שני מופעי מחולל התעבורה/ממשק הזיכרון קשורים רק בחיבורי PLL/DLL/OCT משותפים כפי שהוגדרו בהגדרות הפרמטר. מופעי מחולל התנועה/ממשק הזיכרון מדגימים כיצד אתה יכול ליצור קשרים כאלה בעיצובים שלך.

פֶּתֶק: זרימת סינתזה של צד שלישי כמתואר במדריך למשתמש של Intel Quartus Prime Standard Edition: סינתזה של צד שלישי אינה זרימה נתמכת עבור EMIF IP.
מידע קשור
יצירת דוגמה לעיצוב EMIF שניתן לסינתזהampלה בעמוד 7

סימולציה דוגמהample Design

הסימולציה לשעברample design מכיל את הבלוקים העיקריים המוצגים באיור הבא.

• דוגמה של הסינתזה למשלampלעיצוב. כפי שתואר בסעיף הקודם, הסינתזה example design מכיל מחולל תעבורה ומופע של ממשק הזיכרון. בלוקים אלה הם כברירת מחדל למודלים מופשטים של סימולציה כאשר הם מתאימים לסימולציה מהירה.
• מודל זיכרון, הפועל כמודל גנרי העומד במפרטי פרוטוקול הזיכרון. לעתים קרובות, ספקי זיכרון מספקים מודלים של סימולציה עבור רכיבי הזיכרון הספציפיים שלהם שאתה יכול להוריד מהם webאתרים.
• בודק מצב, המנטר את אותות המצב מממשק הזיכרון החיצוני IP וממחולל התעבורה, כדי לאותת על מצב כולל של מעבר או כשל.

איור 8. סימולציה לדוגמהample Design

אם אתה משתמש בתכונת פינג פונג PHY, הסימולציה למשלampהעיצוב כולל שני מחוללי תעבורה המנפיקים פקודות לשני התקני זיכרון עצמאיים באמצעות שני בקרים עצמאיים ו-PHY משותף, כפי שמוצג באיור הבא.

איור 9. סימולציה לדוגמהample Design עבור פינג פונג PHY

אם אתה משתמש ב- RLDRAM 3, מחולל התעבורה בסימולציה למשלample design מתקשר ישירות עם ה-PHY באמצעות AFI, כפי שמוצג באיור הבא.

איור 10. סימולציה לדוגמהample Design עבור ממשקי RLDRAM 3

מידע קשור
יצירת ה-EMIF Design Example עבור סימולציה בעמוד 10

Exampלשונית ממשק le Designs

עורך הפרמטרים כולל אקסampלשונית le Designs המאפשרת לך להגדיר פרמטרים וליצור את האקס שלךample designs.l

איור 11. דוגמאample Designs לשונית בעורך הפרמטרים של ממשקי זיכרון חיצוניים

זמין Exampמדור העיצובים
התפריט הנפתח Select design מאפשר לך לבחור את הדוגמה הרצויהampלעיצוב. נכון לעכשיו, EMIF Example Design היא הבחירה הזמינה היחידה, והיא נבחרת כברירת מחדל.

היסטוריית תיקוני מסמכים עבור ממשקי זיכרון חיצוניים Intel Arria 10 FPGA IP Design Exampהמדריך למשתמש

גרסת מסמך	גרסת Intel Quartus Prime	שינויים
2021.03.29	21.1	• בתוך ה Example Design התחלה מהירה פרק, הוסרו הפניות לסימולטור NCSim*.
2018.09.24	18.1	• נתונים מעודכנים ב יצירת דוגמה לעיצוב EMIF שניתן לסינתזהample ו יצירת ה-EMIF Design Example לסימולציה נושאים.
2018.05.07	18.0	• כותרת המסמך שונתה מ ממשקי זיכרון חיצוניים של Intel Arria 10 עיצוב IP Exampהמדריך למשתמש אֶל ממשקי זיכרון חיצוניים Intel Arria 10 FPGA IP Design Exampהמדריך למשתמש. • נקודות תבליט מתוקנות ב- מֵעַלview סעיף של מיקום סיכות עבור Intel Arria 10 EMIF IP נוֹשֵׂא.

תַאֲרִיך	גִרְסָה	שינויים
נוֹבֶמבֶּר 2017	2017.11.06	שחרור ראשוני.

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים.

• ניתן לתבוע שמות ומותגים אחרים כרכושם של אחרים.

מסמכים / משאבים

intel UG-20118 ממשקי זיכרון חיצוניים Arria 10 FPGA IP Design Example [pdfמדריך למשתמש UG-20118 ממשקי זיכרון חיצוניים Arria 10 FPGA IP Design Example, UG-20118, ממשקי זיכרון חיצוניים Arria 10 FPGA IP Design Example, ממשקים Arria 10 FPGA IP Design Example, 10 FPGA IP Design Example

הפניות

• מדריך למשתמש