intel UG-20118 ulkoiset muistiliitännät Arria 10 FPGA IP Design Example

Suunnittelu esimample Pikaopas ulkoisille muistiliitännöille Intel® Arria® 10 FPGA IP

Uusi käyttöliittymä ja automatisoidumpi suunnittelu esimample flow on saatavana Intel® Arria® 10 -ulkoisiin muistiliitäntöihin.
Example Designs-välilehdellä parametrieditorissa voit määrittää synteesin ja simulaation luomisen file joukot, joita voit käyttää EMIF-IP-osoitteesi vahvistamiseen.
Voit luoda exampSuunnittelu erityisesti Intelin FPGA-kehityssarjalle tai mille tahansa luomillesi EMIF-IP-osoitteelle.

Kuva 1. Yleinen suunnittelu Example Työnkulut

Suunnittelu esimample

Kuva 2. EMIF Ex:n luominenample Design Intel Arria 10 -kehityssarjalla

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, ellei Intel ole nimenomaisesti kirjallisesti suostunut siihen. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita.

• Muita nimiä ja merkkejä voidaan väittää muiden omaisuudeksi.

EMIF-projektin luominen

Intel Quartus® Prime -ohjelmistoversiossa 17.1 ja uudemmissa sinun on luotava Intel Quartus Prime -projekti ennen EMIF-IP-osoitteen ja suunnittelun luomistaample.

1. Käynnistä Intel Quartus Prime -ohjelmisto ja valitse File ➤ Uusi ohjattu projekti. Napsauta Seuraava.
2. Määritä hakemisto ja nimi projektille, jonka haluat luoda. Napsauta Seuraava.
3. Varmista, että Tyhjä projekti on valittuna. Napsauta Seuraava kaksi kertaa.
4. Kirjoita Nimi-suodattimeen laitteen osanumero.
5. Valitse Käytettävissä olevat laitteet -kohdasta sopiva laite.
6. Napsauta Valmis.

EMIF:n IP:n luominen ja konfigurointi

Seuraavat vaiheet havainnollistavat, kuinka EMIF-IP-osoite luodaan ja määritetään. Vaiheet ovat samanlaiset riippumatta kohdistamastasi muistiprotokollasta.

1. Valitse IP Catalog -ikkunassa Intel Arria 10 External Memory Interfaces. (Jos IP Catalog -ikkuna ei ole näkyvissä, valitse View ➤ Windows-apuohjelma ➤ IP-katalogi.)
2. Anna IP-parametrieditorissa entiteetin nimi EMIF-IP:lle (tässä antamastasi nimestä tulee file IP-osoitteen nimi) ja määritä hakemisto. Napsauta Luo.
3. Parametrieditorissa on useita välilehtiä, joissa parametrit on määritettävä vastaamaan EMIF-toteutustasi:

Intel Arria 10 EMIF-parametrieditorin ohjeet

Taulukko 1. EMIF-parametrieditorin ohjeet

Parametrieditori-välilehti	Ohjeita
Kenraali	Varmista, että seuraavat parametrit on syötetty oikein: • Laitteen nopeusluokka. • Muistin kellotaajuus. • PLL-referenssikellotaajuus.
Muisti	• Katso muistilaitteesi teknisistä tiedoista syöttääksesi parametrit Muisti -välilehti. • Sinun tulee myös kirjoittaa tietty sijainti ALERT#-nastalle. (Koskee vain DDR4-muistiprotokollaa.)
Mem I/O	• Projektin alkututkimuksissa voit käyttää oletusasetuksia Mem I/O -välilehti. • Kehittyneen suunnittelun validointia varten sinun tulee suorittaa korttisimulaatio optimaalisten pääteasetusten saamiseksi.
FPGA I/O	• Projektin alkututkimuksissa voit käyttää oletusasetuksia FPGA I/O -välilehti. • Kehittyneen suunnittelun validointia varten sinun tulee suorittaa korttisimulaatio siihen liittyvillä IBIS-malleilla ja valita sopivat I/O-standardit.
Muistin ajoitus	• Projektin alkututkimuksissa voit käyttää oletusasetuksia Muistin ajoitus -välilehti. • Kehittyneen suunnittelun validointia varten sinun tulee syöttää parametrit muistilaitteesi tietolomakkeen mukaisesti.
hallitus	• Projektin alkututkimuksissa voit käyttää oletusasetuksia hallitus -välilehti. • Edistyneen suunnittelun validoinnin ja tarkan ajoituksen sulkemiseksi sinun tulee suorittaa korttisimulaatio saadaksesi tarkat symbolienväliset häiriöt (ISI) / ylikuulumistiedot sekä kortin ja paketin vinoutumatiedot ja syöttää ne hallitus -välilehti.
Ohjain	Aseta ohjaimen parametrit muistiohjaimesi halutun konfiguraation ja toiminnan mukaan.
Diagnostiikka	Voit käyttää parametreja Diagnostiikka -välilehti auttaa muistiliittymän testaamisessa ja virheenkorjauksessa.
Example Designs	The Example Designs -välilehdellä voit luoda suunnittelun esimamples synteesiä ja simulaatioita varten. Luotu malli esimample on täydellinen EMIF-järjestelmä, joka koostuu EMIF:n IP-osoitteesta ja ohjaimesta, joka luo satunnaista liikennettä muistirajapinnan vahvistamiseksi.

Yksityiskohtaisia ​​tietoja yksittäisistä parametreista on Intel Arria 10 External Memory Interfaces IP -käyttöoppaan muistiprotokollaasi koskevassa luvussa.

Syntetisoitavan EMIF-suunnittelun luominen Example

Intel Arria 10 -kehityssarjoissa on esiasetukset, jotka parametroivat automaattisesti EMIF-IP-osoitteen ja luovat pinoutit tietylle kortille.

1. Varmista, että Esiasetukset-ikkuna on näkyvissä. Jos Esiasetukset-ikkuna ei ole näkyvissä, näytä se valitsemalla View ➤ Esiasetukset.
2. Valitse Esiasetukset-ikkunassa sopiva kehityssarjan esiasetus ja napsauta Käytä.
3. Määritä EMIF-IP-osoite ja napsauta Generate Example Design ikkunan oikeassa yläkulmassa.
4. Määritä hakemisto EMIF-suunnittelulle esimample ja napsauta OK. Onnistunut sukupolvi EMIF-suunnittelusta mmample luo seuraavan files Wii-hakemiston alla.

Kuva 3. Luotu syntetisoitava malli Example File Rakenne

Huomautus: Jos et valitse Simulaatio- tai Synteesi-valintaruutua, kohdehakemisto sisältää Platform Designer -suunnittelun files, joita Intel Quartus Prime -ohjelmisto ei voi kääntää suoraan, mutta voi olla viewmuokattu tai muokattu Platform Designerissa. Tässä tilanteessa voit suorittaa seuraavat komennot synteesin ja simulaation luomiseksi file sarjat.

• Käännettävän projektin luomiseksi sinun on suoritettava komentosarja quartus_sh -t make_qii_design.tcl kohdehakemistossa.
• Simulaatioprojektin luomiseksi sinun on suoritettava komentosarja quartus_sh -t make_sim_design.tcl kohdehakemistossa.
• Tämän osion Select board -alasvetovalikko koskee asianmukaisia ​​kehityssarjan nastamäärityksiä exampdesign.
• Tämä asetus on käytettävissä vain, kun otat Synteesi-valintaruudun käyttöön Example Suunnittelu Files -osiossa.
• Tämän asetuksen on vastattava käytössä olevaa kehityspakettia, tai muuten näyttöön tulee virheilmoitus.
• Jos arvo Ei mitään näkyy Select board -pudotusvalikossa, se osoittaa, että nykyiset parametrivalinnat eivät vastaa mitään kehityssarjan kokoonpanoja. Voit käyttää kehityssarjakohtaista IP-osoitetta ja siihen liittyviä parametriasetuksia valitsemalla jonkin esiasetuksista esiasetuskirjastosta. Kun käytät esiasetusta, nykyinen IP-osoite ja muut parametriasetukset asetetaan vastaamaan valittua esiasetusta. Jos haluat tallentaa nykyiset asetukset, sinun tulee tehdä se ennen esiasetuksen valitsemista. Jos valitset esiasetuksen tallentamatta aikaisempia asetuksiasi, voit aina tallentaa uudet esiasetuksen asetukset eri nimellä
• Jos haluat luoda example design käytettäväksi omalla taulullasi, aseta Select board arvoon Ei mitään, luo example design ja lisää sitten nastan sijainnin rajoitukset.

Aiheeseen liittyvät tiedot

• Synteesi Esimample Design sivulla 17
• Intel Arria 10 EMIF IP -parametrikuvaukset DDR3:lle
• Intel Arria 10 EMIF IP -parametrikuvaukset DDR4:lle
• Intel Arria 10 EMIF IP -parametrikuvaukset QDRII/II+/Xtremelle
• Intel Arria 10 EMIF IP -parametrikuvaukset QDR-IV:lle
• Intel Arria 10 EMIF IP -parametrikuvaukset RLDRAM 3:lle
• Intel Arria 10 EMIF IP -parametrikuvaukset LPDDR3:lle

Luodaan EMIF Design Example simulointiin

Intel Arria 10 -kehityssarjoissa on esiasetukset, jotka parametroivat automaattisesti EMIF-IP-osoitteen ja luovat pinoutit tietylle kortille.

1. Varmista, että Esiasetukset-ikkuna on näkyvissä. Jos Esiasetukset-ikkuna ei ole näkyvissä, näytä se valitsemalla View ➤ Esiasetukset.
2. Valitse Esiasetukset-ikkunassa sopiva kehityssarjan esiasetus ja napsauta Käytä.
3. Määritä EMIF-IP-osoite ja napsauta Generate Example Design ikkunan oikeassa yläkulmassa.
4. Määritä hakemisto EMIF-suunnittelulle esimample ja napsauta OK.

Onnistunut sukupolvi EMIF-suunnittelusta mmample luo useita file joukot erilaisille tuetuille simulaattoreille sim/ed_sim-hakemistossa.
Kuva 4. Luotu simulaatiosuunnittelu Example File Rakenne

Huomautus: Jos et valitse Simulaatio- tai Synteesi-valintaruutua, kohdehakemisto sisältää Platform Designer -suunnittelun. files, joita Intel Quartus Prime -ohjelmisto ei voi kääntää suoraan, mutta voi olla viewmuokattu tai muokattu Platform Designerissa. Tässä tilanteessa voit suorittaa seuraavat komennot synteesin ja simulaation luomiseksi file sarjat.

• Käännettävän projektin luomiseksi sinun on suoritettava komentosarja quartus_sh -t make_qii_design.tcl kohdehakemistossa.
• Simulaatioprojektin luomiseksi sinun on suoritettava komentosarja quartus_sh -t make_sim_design.tcl kohdehakemistossa.

Aiheeseen liittyvät tiedot

• Simulaatio esimample Design sivulla 19
• Intel Arria 10 EMIF IP – Simulating Memory IP

Simulaatio versus laitteistototeutus

Ulkoisen muistiliitännän simulointia varten voit valita joko kalibroinnin ohituksen tai täyden kalibroinnin Diagnostiikka-välilehdellä IP-luonnon aikana.
EMIF:n simulaatiomallit
Tässä taulukossa verrataan ohituskalibroinnin ja täyden kalibroinnin mallien ominaisuuksia.
Taulukko 2. EMIF-simulaatiomallit: Kalibroinnin ohittaminen vs. täysi kalibrointi

Ohita kalibrointi	Täysi kalibrointi
Järjestelmätason simulaatio, joka keskittyy käyttäjälogiikkaan.	Muistirajapinnan simulointi keskittyy kalibrointiin.
Kalibroinnin yksityiskohtia ei tallenneta.	Kaappaa kaikki stages kalibroinnista.
jatkui…

Ohita kalibrointi	Täysi kalibrointi
On kyky tallentaa ja hakea tietoja.	Sisältää tasauksen, bittikohtaisen vinon jne.
Edustaa tarkkaa tehokkuutta.
Ei ota huomioon laudan vinoutta.

RTL-simulaatio versus laitteistototeutus
Tämä taulukko korostaa tärkeimmät erot EMIF-simuloinnin ja laitteistototeutuksen välillä.
Taulukko 3. EMIF RTL -simulaatio vs. laitteistototeutus

RTL-simulaatio	Laitteiston käyttöönotto
Nios®-alustus- ja kalibrointikoodi suoritetaan rinnakkain.	Nios-alustus- ja kalibrointikoodi suoritetaan peräkkäin.
Liitännät vahvistavat cal_done signaalin samanaikaisesti simulaatiossa.	Fitter-toiminnot määrittävät kalibrointijärjestyksen, eivätkä liitännät vahvista cal_done-arvoa samanaikaisesti.

Sinun tulisi suorittaa RTL-simulaatioita, jotka perustuvat suunnittelusovelluksesi liikennemalleihin. Huomaa, että RTL-simulaatio ei mallinna PCB-jäljitysviiveitä, jotka voivat aiheuttaa ristiriitaa RTL-simuloinnin ja laitteistototeutuksen välillä.

Ulkoisen muistiliitännän IP simulointi ModelSimin kanssa

Tämä menettely näyttää kuinka simuloidaan EMIF-suunnittelua esimample.

1. Käynnistä Mentor Graphics* ModelSim -ohjelmisto ja valitse File ➤ Vaihda hakemistoa. Siirry sim/ed_sim/mentor-hakemistoon luodussa suunnittelussa, esimample kansio.
2. Varmista, että Transcript-ikkuna näkyy näytön alareunassa. Jos Transcript-ikkuna ei ole näkyvissä, näytä se napsauttamalla View ➤ Transkriptio.
3. Suorita Transkriptio-ikkunassa lähdekoodi msim_setup.tcl.
4. Kun lähde-msim_setup.tcl on suoritettu, suorita ld_debug Transcript-ikkunassa.
5. Kun ld_debug on suoritettu, varmista, että Objektit-ikkuna on näkyvissä. Jos Objektit-ikkuna ei ole näkyvissä, näytä se napsauttamalla View ➤ Objektit.
6. Valitse Objektit-ikkunassa signaalit, joita haluat simuloida napsauttamalla hiiren kakkospainikkeella ja valitsemalla Lisää aalto.
7. Kun olet valinnut signaalit simulaatiota varten, suorita run -all Transcript-ikkunassa. Simulaatio jatkuu, kunnes se on valmis.
8. Jos simulaatio ei ole näkyvissä, napsauta View ➤ Aalto.

Aiheeseen liittyvät tiedot

Intel Arria 10 EMIF IP – Simulating Memory IP

Pin sijoittelu Intel Arria 10 EMIF IP:lle

Tämä aihe sisältää ohjeita nastan sijoittamiseen.

Yliview

Intel Arria 10 FPGA:lla on seuraava rakenne:

• Jokainen laite sisältää 2 I/O-saraketta.
• Jokainen I/O-sarake sisältää enintään 8 I/O-pankkia.
• Jokainen I/O-pankki sisältää 4 kaistaa.
• Jokainen kaista sisältää 12 yleiskäyttöistä I/O-nastaa (GPIO).

Yleiset pin-ohjeet

Seuraavat kohdat antavat yleisiä nastaohjeita:

• Varmista, että tietyn ulkoisen muistiliitännän nastat sijaitsevat yhdessä I/O-sarakkeessa.
• Useita pankkeja kattavien rajapintojen on täytettävä seuraavat vaatimukset:
  • Pankkien tulee olla vierekkäin. Lisätietoja viereisistä pankeista on Intel Arria 10 External Memory Interfaces IP -käyttöoppaassa.
  • Osoite- ja komentopankin on sijaittava keskuspankissa latenssin minimoimiseksi. Jos muistirajapinta käyttää parillista määrää pankkeja, osoite- ja komentopankki voivat sijaita jommassakummassa kahdesta keskuspankista.
• Käyttämättömiä nastoja voidaan käyttää yleiskäyttöisinä I/O-nasteina.
• Kaikkien osoitteiden ja komentojen sekä niihin liittyvien nastajen on sijaittava yhdessä pankissa.
• Osoite-, komento- ja datanastat voivat jakaa pankin seuraavissa olosuhteissa:
  • Osoite-, komento- ja datanastat eivät voi jakaa I/O-kaistaa.
  • Vain käyttämätöntä I/O-kaistaa osoite- ja komentopankissa voidaan käyttää datanastoihin.

Taulukko 4. Yleiset nastarajoitukset

Signaalin tyyppi	Rajoitus
Data Strobe	Kaikkien DQ-ryhmään kuuluvien signaalien on sijaittava samalla I/O-kaistalla.
Data	Asiaan liittyvien DQ-nastojen on sijaittava samalla I/O-kaistalla. DM/DBI-nastat on paritettava DQ-nastan kanssa, jotta ne toimivat oikein. Protokollien, jotka eivät tue kaksisuuntaisia ​​datalinjoja, lukusignaalit tulee ryhmitellä erillään kirjoitussignaaleista.
Osoite ja komento	Osoite- ja komentopintojen on sijaittava ennalta määritetyissä paikoissa I/O-pankissa.

Pin-tehtävät
Jos käytit kehityssarjan esiasetusta IP:n luomisen aikana, kaikki kehityssarjan pin-määritykset luodaan automaattisesti ja ne voidaan tarkistaa .qsf-tiedostossa. file joka on luotu mallilla esimample.

Aiheeseen liittyvät tiedot

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP DDR4:lle
• Intel Arria 10 EMIF IP QDRII/II+/Xtremelle
• Intel Arria 10 EMIF IP QDR-IV:lle
• Intel Arria 10 EMIF IP RLDRAM 3:lle
• Intel Arria 10 EMIF IP LPDDR3:lle

Kääntäminen ja ohjelmointi Intel Arria 10 EMIF Design Example

Kun olet tehnyt tarvittavat pin-määritykset .qsf-tiedostossa file, voit koota suunnittelun esimample Intel Quartus Prime -ohjelmistossa.

1. Siirry Intel Quartus Prime -kansioon, joka sisältää mallin example hakemistoon.
2. Avaa Intel Quartus Prime -projekti file, (.qpf).
3. Aloita kääntäminen napsauttamalla Käsittely ➤ Aloita kääntäminen. Käännöksen onnistunut loppuun saattaminen luo .sof-tiedoston file, joka mahdollistaa suunnittelun suorittamisen laitteistolla.
4. Jos haluat ohjelmoida laitteellesi käännetyn mallin, avaa ohjelmoija napsauttamalla Työkalut ➤ Ohjelmoija.
5. Napsauta ohjelmoijassa Auto Detect tunnistaaksesi tuetut laitteet.
6. Valitse Intel Arria 10 -laite ja valitse sitten Muuta File.
7. Siirry luotuun tiedostoon ed_synth.sof file ja valitse Avaa.
8. Napsauta Käynnistä aloittaaksesi Intel Arria 10 -laitteen ohjelmoinnin. Kun laite on ohjelmoitu onnistuneesti, ikkunan oikeassa yläkulmassa olevan edistymispalkin pitäisi näyttää 100 % (Succesful).

Viankorjaus Intel Arria 10 EMIF Design Example

EMIF Debug Toolkit on saatavana auttamaan ulkoisen muistin rajapintojen virheenkorjauksessa. Työkalupakin avulla voit näyttää luku- ja kirjoitusmarginaalit ja luoda silmäkaavioita. Kun olet ohjelmoinut Intel Arria 10 -kehityspaketin, voit varmistaa sen toiminnan EMIF Debug Toolkit -työkalupaketilla.

1. Voit käynnistää EMIF-virheenkorjaustyökalupaketin siirtymällä kohtaan Työkalut ➤ Järjestelmän virheenkorjaustyökalut ➤ Ulkoisen muistin käyttöliittymän työkalupakki.
2. Napsauta Alusta yhteydet.
3. Napsauta Linkitä projekti laitteeseen. Ikkuna tulee näkyviin; varmista, että oikea laite on valittu ja että oikea .sof file on valittu.
4. Napsauta Luo muistiliitäntäyhteys. Hyväksy oletusasetukset napsauttamalla OK.
5. Intel Arria 10 -kehityspaketti on nyt määritetty toimimaan EMIF Debug Toolkit -työkalupaketin kanssa, ja voit luoda minkä tahansa seuraavista raporteista kaksoisnapsauttamalla vastaavaa vaihtoehtoa:

• Suorita kalibrointi uudelleen. Tuottaa kalibrointiraportin, jossa on yhteenveto kalibroinnin tilasta DQ/DQS-ryhmittäin sekä kunkin DQ/DQS-nastan marginaalit.
• Kuljettajan marginaali. Tuottaa raportin, jossa on yhteenveto luku- ja kirjoitusmarginaalit per I/O-nasta. Tämä eroaa kalibroinnin marginaalista, koska kuljettajan marginaali tallennetaan käyttäjätilan liikenteen aikana kalibroinnin sijaan
• Luo silmäkaavio. Luo luku- ja kirjoitussilmäkaaviot jokaiselle DQ-nastalle kalibrointidatakuvioiden perusteella.
• Kalibroi lopetus. Pyyhkäisee eri lopetusarvot ja raportoi kunkin lopetusarvon tarjoamat marginaalit. Käytä tätä ominaisuutta valitaksesi optimaalisen päätteen muistirajapinnalle.

Suunnittelu esimample Kuvaus ulkoisista muistiliitännöistä Intel Arria 10 FPGA IP

Kun parametroi ja luo EMIF-IP-osoitteesi, voit määrittää, että järjestelmä luo hakemistoja simulointia ja synteesiä varten file asettaa ja luoda file asettuu automaattisesti. Jos valitset Simulaatio tai Synteesi kohdassa Esimample Suunnittelu Files on ExampSuunnittelut-välilehdellä järjestelmä luo täydellisen simulaation file sarja tai täydellinen synteesi file asettaa valintasi mukaan.

Synteesi Esimample Suunnittelu

Synteesi esimample design sisältää tärkeimmät lohkot alla olevassa kuvassa.

• Liikennegeneraattori, joka on syntetisoitava Avalon®-MM example-ohjain, joka toteuttaa näennäissatunnaisen luku- ja kirjoituskuvion parametroituun määrään osoitteita. Liikennegeneraattori valvoo myös muistista luettua dataa varmistaakseen, että se vastaa kirjoitettua dataa ja väittää muutoin virheen.
• Muistirajapinnan esiintymä, joka sisältää:
  • Muistiohjain, joka hallitsee Avalon-MM-liitännän ja AFI-liitännän välillä.
  • PHY, joka toimii liitäntänä muistiohjaimen ja ulkoisten muistilaitteiden välillä luku- ja kirjoitustoimintojen suorittamiseksi.

Kuva 5. Synteesi Esimample Suunnittelu

Jos käytät Ping Pong PHY -ominaisuutta, synteesi esimample design sisältää kaksi liikennegeneraattoria, jotka antavat komentoja kahdelle itsenäiselle muistilaitteelle kahden itsenäisen ohjaimen ja yhteisen PHY:n kautta, kuten seuraavassa kuvassa näkyy.

Kuva 6. Synteesi Esimample Design Ping Pongille PHY

Jos käytät RLDRAM 3:a, synteesin liikennegeneraattori esimample design kommunikoi suoraan PHY:n kanssa AFI:n avulla, kuten seuraavassa kuvassa näkyy.
Kuva 7. Synteesi Esimample Design RLDRAM 3 -liitäntöille

Huomautus: Jos yksi tai useampi PLL-jakotila-, DLL-jakotila- tai OCT-jakotila-parametreista on asetettu mihin tahansa muuhun arvoon kuin Ei jakamista, synteesi esim.ample design sisältää kaksi liikennegeneraattori/muistirajapinnan esiintymää. Kaksi liikennegeneraattori/muistirajapinta-ilmentymää liittyvät toisiinsa vain parametriasetusten määrittämien jaettujen PLL/DLL/OCT-yhteyksien avulla. Liikennegeneraattori/muistirajapinta-instanssit osoittavat, kuinka voit tehdä tällaisia ​​yhteyksiä omissa suunnitelmissasi.

Huomautus: Intel Quartus Prime Standard Edition -käyttöoppaassa kuvattu kolmannen osapuolen synteesikulku: Kolmannen osapuolen synteesi ei ole tuettu EMIF-IP:n kulkua.
Aiheeseen liittyvät tiedot
Syntetisoitavan EMIF-suunnittelun luominen Exampkatso sivu 7

Simulaatio esimample Suunnittelu

Simulaatio esimample design sisältää seuraavassa kuvassa näkyvät päälohkot.

• Esimerkki synteesistä esimample design. Kuten edellisessä osassa kuvattiin, synteesi esimample design sisältää liikennegeneraattorin ja ilmentymän muistirajapinnasta. Nämä lohkot käyttävät oletuksena abstrakteja simulaatiomalleja, jos se on mahdollista nopeaa simulointia varten.
• Muistimalli, joka toimii geneerisenä mallina, joka noudattaa muistiprotokollan määrityksiä. Usein muistitoimittajat tarjoavat simulaatiomalleja tietyille muistikomponenteilleen, jotka voit ladata heidän omilta muistiosiltaan websivustoja.
• Tilantarkistus, joka tarkkailee tilasignaaleja ulkoisesta muistirajapinnasta IP ja liikennegeneraattori antaakseen signaalin yleisestä hyväksynnästä tai epäonnistumisesta.

Kuva 8. Simulaatio esimample Suunnittelu

Jos käytät Ping Pong PHY -ominaisuutta, simulaatio esimample design sisältää kaksi liikennegeneraattoria, jotka antavat komentoja kahdelle itsenäiselle muistilaitteelle kahden itsenäisen ohjaimen ja yhteisen PHY:n kautta, kuten seuraavassa kuvassa näkyy.

Kuva 9. Simulaatio esimample Design Ping Pongille PHY

Jos käytät RLDRAM 3:a, simulaation liikennegeneraattori esimample design kommunikoi suoraan PHY:n kanssa AFI:n avulla, kuten seuraavassa kuvassa näkyy.

Kuva 10. Simulaatio esimample Design RLDRAM 3 -liitäntöille

Aiheeseen liittyvät tiedot
Luodaan EMIF Design Example Simulaatiolle sivulla 10

Example Designs Interface-välilehti

Parametrieditori sisältää Example Designs -välilehti, jonka avulla voit parametroida ja luoda example designs.l

Kuva 11. Esimample Designs-välilehti External Memory Interfaces -parametrieditorissa

Saatavilla esimample Designs-osasto
Valitse malli -pudotusvalikosta voit valita haluamasi esimample design. Tällä hetkellä EMIF Example Design on ainoa käytettävissä oleva vaihtoehto, ja se valitaan oletusarvoisesti.

Asiakirjan versiohistoria ulkoisille muistiliitännöille Intel Arria 10 FPGA IP Design Example Käyttöopas

Asiakirjan versio	Intel Quartus Prime -versio	Muutokset
2021.03.29	21.1	• Vuonna Example Design Quick Start luku, poistettu viittaukset NCSim*-simulaattoriin.
2018.09.24	18.1	• Päivitetyt luvut Syntetisoitavan EMIF-suunnittelun luominen Example ja Luodaan EMIF Design Example simulointiin aiheita.
2018.05.07	18.0	• Asiakirjan otsikko muutettu Intel Arria 10 ulkoiset muistiliitännät IP Design Example Käyttöopas to Ulkoiset muistiliitännät Intel Arria 10 FPGA IP Design Example Käyttöopas. • Korjatut luettelomerkit Yliview osio Pin sijoittelu Intel Arria 10 EMIF IP:lle aihe.

Päivämäärä	Versio	Muutokset
marraskuu 2017	2017.11.06	Alkuperäinen julkaisu.

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, ellei Intel ole nimenomaisesti kirjallisesti suostunut siihen. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita.

• Muita nimiä ja merkkejä voidaan väittää muiden omaisuudeksi.

Asiakirjat / Resurssit

intel UG-20118 ulkoiset muistiliitännät Arria 10 FPGA IP Design Example [pdfKäyttöopas UG-20118 Ulkoiset muistiliitännät Arria 10 FPGA IP Design Example, UG-20118, ulkoiset muistiliitännät Arria 10 FPGA IP Design Example, Liitännät Arria 10 FPGA IP Design Example, 10 FPGA IP Design Example

Viitteet

• Käyttöopas