intel UG-20118 Interfaces tal-Memorja Esterna Arria 10 FPGA IP Disinn Example

Disinn Eżample Quick Start Guide għall-Interfaces tal-Memorja Esterna Intel® Arria® 10 FPGA IP

Interfaċċa ġdida u disinn aktar awtomatizzat exampil-fluss huwa disponibbli għall-interfaces tal-memorja esterna Intel® Arria® 10.
L-Eżample Disinni tab fl-editur parametru jippermettilek li tispeċifika l-ħolqien ta 'sintesi u simulazzjoni file settijiet li tista' tuża biex tivvalida l-IP EMIF tiegħek.
Tista' tiġġenera example disinn speċifikament għal kit ta 'żvilupp Intel FPGA, jew għal kwalunkwe IP EMIF li tiġġenera.

Figura 1. Disinn Ġenerali Eżample Flussi tax-xogħol

Disinn Eżample

Figura 2. Ġenerazzjoni ta' EMIF Example Disinn B'Intel Arria 10 Development Kit

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha għall-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.

• Ismijiet u marki oħra jistgħu jiġu mitluba bħala l-proprjetà ta 'oħrajn.

Ħolqien ta' Proġett EMIF

Għall-verżjoni tas-softwer Intel Quartus® Prime 17.1 u aktar tard, trid toħloq proġett Intel Quartus Prime qabel ma tiġġenera l-IP EMIF u d-disinn example.

1. Niedi s-softwer Intel Quartus Prime u agħżel File ➤ Wizard tal-Proġett Ġdid. Ikklikkja Li jmiss.
2. Speċifika direttorju u isem għall-proġett li trid toħloq. Ikklikkja Li jmiss.
3. Ivverifika li l-Proġett Vojt huwa magħżul. Ikklikkja Li jmiss darbtejn.
4. Taħt il-filtru Isem, ittajpja n-numru tal-parti tal-apparat.
5. Taħt Apparati Disponibbli, agħżel l-apparat xieraq.
6. Ikklikkja Finish.

Ġenerazzjoni u Konfigurazzjoni tal-IP EMIF

Il-passi li ġejjin juru kif tiġġenera u tikkonfigura l-IP EMIF. Il-passi huma simili irrispettivament mill-protokoll tal-memorja li qed timmira.

1. Fit-tieqa tal-Katalgu IP, agħżel Interfaces tal-Memorja Esterna Intel Arria 10. (Jekk it-tieqa tal-Katalgu IP ma tkunx viżibbli, agħżel View ➤ Windows Utility ➤ Katalgu IP.)
2. Fl-Editur tal-Parametri tal-IP, ipprovdi isem tal-entità għall-IP EMIF (l-isem li tipprovdi hawnhekk isir il- file isem għall-IP) u speċifika direttorju. Ikklikkja Oħloq.
3. L-editur tal-parametri għandu tabs multipli fejn trid tikkonfigura l-parametri biex jirriflettu l-implimentazzjoni tal-EMIF tiegħek:

Linji gwida tal-Editur tal-Parametri tal-Intel Arria 10 EMIF

Tabella 1. Linji Gwida tal-Editur tal-Parametri tal-EMIF

Editur tal-Parametru Tab	Linji gwida
Ġenerali	Kun żgur li l-parametri li ġejjin huma mdaħħla b'mod korrett: • Il-grad tal-veloċità għall-apparat. • Il-frekwenza tal-arloġġ tal-memorja. • Il-frekwenza tal-arloġġ ta' referenza PLL.
Memorja	• Irreferi għad-datasheet għall-apparat tal-memorja tiegħek biex tidħol il-parametri fuq il- Memorja tab. • Għandek ukoll tidħol f'post speċifiku għall-pin ALERT#. (Japplika għall-protokoll tal-memorja DDR4 biss.)
Mem I/O	• Għal investigazzjonijiet inizjali tal-proġett, tista' tuża s-settings default fuq il- Mem I/O tab. • Għal validazzjoni avvanzata tad-disinn, għandek twettaq simulazzjoni tal-bord biex tikseb l-aħjar settings tat-terminazzjoni.
FPGA I/O	• Għal investigazzjonijiet inizjali tal-proġett, tista' tuża s-settings default fuq il- FPGA I/O tab. • Għal validazzjoni avvanzata tad-disinn, għandek twettaq simulazzjoni tal-bord b'mudelli IBIS assoċjati biex tagħżel standards I/O xierqa.
Mem Timing	• Għal investigazzjonijiet inizjali tal-proġett, tista' tuża s-settings default fuq il- Mem Timing tab. • Għal validazzjoni avvanzata tad-disinn, għandek iddaħħal parametri skont id-datasheet tal-apparat tal-memorja tiegħek.
Bord	• Għal investigazzjonijiet inizjali tal-proġett, tista' tuża s-settings default fuq il- Bord tab. • Għal validazzjoni avvanzata tad-disinn u għeluq preċiż tal-ħin, għandek twettaq simulazzjoni tal-bord biex tikseb interferenza preċiża intersimbolu (ISI)/crosstalk u informazzjoni ta’ skew tal-bord u tal-pakkett, u daħħalha fuq il- Bord tab.
Kontrollur	Issettja l-parametri tal-kontrollur skont il-konfigurazzjoni u l-imġiba mixtieqa għall-kontrollur tal-memorja tiegħek.
Dijanjostiċi	Tista 'tuża l-parametri fuq il- Dijanjostiċi tab biex tassisti fl-ittestjar u d-debugging tal-interface tal-memorja tiegħek.
Example Disinni	Il- Example Disinni tab ihallik tiġġenera disinn examples għas-sinteżi u għas-simulazzjoni. Id-disinn iġġenerat example hija sistema EMIF kompluta li tikkonsisti mill-IP EMIF u sewwieq li jiġġenera traffiku każwali biex jivvalida l-interface tal-memorja.

Għal informazzjoni dettaljata dwar parametri individwali, irreferi għall-kapitolu xieraq għall-protokoll tal-memorja tiegħek fil-Gwida tal-Utent IP tal-Interfaces tal-Memorja Esterna Intel Arria 10.

Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample

Għall-kits ta 'żvilupp Intel Arria 10, hemm presets li awtomatikament jipparametrizzaw l-IP EMIF u jiġġeneraw pinouts għall-bord speċifiku.

1. Ivverifika li t-tieqa Presets hija viżibbli. Jekk it-tieqa Presets ma tkunx viżibbli, uriha billi tagħżel View ➤ Presets.
2. Fit-tieqa tal-Presets, agħżel is-sett tal-iżvilupp xieraq u kklikkja Applika.
3. Ikkonfigura l-IP EMIF u kklikkja Iġġenera Example Disinn fir-rokna ta' fuq tal-lemin tat-tieqa.
4. Speċifika direttorju għad-disinn EMIF example u kklikkja OK. Ġenerazzjoni b'suċċess tad-disinn EMIF example toħloq dan li ġej files taħt direttorju Wii.

Figura 3. Disinn Sintetizzabbli Ġġenerat Eżample File Struttura

Nota: Jekk ma tagħżelx il-kaxxa ta' kontroll Simulazzjoni jew Sintesi, id-direttorju tad-destinazzjoni jkun fih disinn tad-Disinjatur tal-Pjattaforma files, li mhumiex kompilabbli mis-softwer Intel Quartus Prime direttament, iżda jistgħu jkunu viewed jew editjat taħt id-Disinjatur tal-Pjattaforma. F'din is-sitwazzjoni, tista 'tmexxi l-kmandi li ġejjin biex tiġġenera sinteżi u simulazzjoni file settijiet.

• Biex toħloq proġett kompilabbli, trid tħaddem l-iskrittura quartus_sh -t make_qii_design.tcl fid-direttorju tad-destinazzjoni.
• Biex toħloq proġett ta' simulazzjoni, trid tħaddem l-iskrittura quartus_sh -t make_sim_design.tcl fid-direttorju tad-destinazzjoni.
• Il-pulldown tal-bord Agħżel f'din it-taqsima japplika l-assenjazzjonijiet xierqa tal-pin tal-kit tal-iżvilupp għall-exampdisinn.
• Dan is-setting huwa disponibbli biss meta tixgħel il-kaxxa tal-kontroll Sintesi fl-Eżample Disinn Filetaqsima s.
• Dan l-issettjar għandu jaqbel mal-kit ta 'żvilupp applikat preżenti, jew inkella jidher messaġġ ta' żball.
• Jekk il-valur Xejn jidher fil-pulldown tal-bord Agħżel, jindika li l-għażla tal-parametri attwali ma jaqblux ma 'l-ebda konfigurazzjoni ta' kit ta 'żvilupp. Tista' tapplika IP speċifiku għall-kit ta' żvilupp u settings ta' parametri relatati billi tagħżel wieħed mill-issettjati minn qabel mil-librerija issettjata minn qabel. Meta tapplika ssettjar minn qabel, l-IP kurrenti u l-issettjar tal-parametri l-oħra huma ssettjati biex jaqblu mal-issettjar minn qabel magħżul. Jekk trid tissejvja s-settings attwali tiegħek, għandek tagħmel dan qabel ma tagħżel issettjar minn qabel. Jekk tagħżel issettjar minn qabel mingħajr ma ssalva s-settings preċedenti tiegħek, tista' dejjem issalva s-settings issettjati minn qabel il-ġodda taħt isem differenti
• Jekk trid tiġġenera l-example disinn għall-użu fuq il-bord tiegħek stess, issettja Agħżel bord għal Xejn, iġġenera l-example disinn, u mbagħad żid restrizzjonijiet tal-lokazzjoni tal-pin.

Informazzjoni Relatata

• Sinteżi Eżample Disinn f’paġna 17
• Intel Arria 10 EMIF IP Parameter Descriptions for DDR3
• Intel Arria 10 EMIF IP Parameter Descriptions for DDR4
• Intel Arria 10 EMIF IP Parameter Descriptions for QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP Parameter Descriptions for QDR-IV
• Intel Arria 10 EMIF IP Parameter Descriptions for RLDRAM 3
• Intel Arria 10 EMIF IP Parameter Descriptions for LPDDR3

Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni

Għall-kits ta 'żvilupp Intel Arria 10, hemm presets li awtomatikament jipparametrizzaw l-IP EMIF u jiġġeneraw pinouts għall-bord speċifiku.

1. Ivverifika li t-tieqa Presets hija viżibbli. Jekk it-tieqa Presets ma tkunx viżibbli, uriha billi tagħżel View ➤ Presets.
2. Fit-tieqa tal-Presets, agħżel is-sett tal-iżvilupp xieraq u kklikkja Applika.
3. Ikkonfigura l-IP EMIF u kklikkja Iġġenera Example Disinn fir-rokna ta' fuq tal-lemin tat-tieqa.
4. Speċifika direttorju għad-disinn EMIF example u kklikkja OK.

Ġenerazzjoni b'suċċess tad-disinn EMIF example toħloq multipli file settijiet għal diversi simulaturi appoġġjati, taħt direttorju sim/ed_sim.
Figura 4. Disinn ta' Simulazzjoni Ġġenerata Eżample File Struttura

Nota: Jekk ma tagħżelx il-kaxxa ta' kontroll Simulazzjoni jew Sintesi, id-direttorju tad-destinazzjoni jkun fih disinn tad-Disinjatur tal-Pjattaforma files, li mhumiex kompilabbli mis-softwer Intel Quartus Prime direttament, iżda jistgħu jkunu viewed jew editjat taħt id-Disinjatur tal-Pjattaforma. F'din is-sitwazzjoni tista 'tmexxi l-kmandi li ġejjin biex tiġġenera sinteżi u simulazzjoni file settijiet.

• Biex toħloq proġett kompilabbli, trid tħaddem l-iskrittura quartus_sh -t make_qii_design.tcl fid-direttorju tad-destinazzjoni.
• Biex toħloq proġett ta' simulazzjoni, trid tħaddem l-iskrittura quartus_sh -t make_sim_design.tcl fid-direttorju tad-destinazzjoni.

Informazzjoni Relatata

• Simulazzjoni Eżample Disinn f’paġna 19
• Intel Arria 10 EMIF IP – Simulazzjoni tal-IP tal-Memorja

Simulazzjoni Versus Implimentazzjoni tal-Hardware

Għas-simulazzjoni tal-interface tal-memorja esterna, tista 'tagħżel jew skip kalibrazzjoni jew kalibrazzjoni sħiħa fuq it-tab Dijanjostiċi waqt il-ġenerazzjoni tal-IP.
Mudelli ta' Simulazzjoni EMIF
Din it-tabella tqabbel il-karatteristiċi tal-kalibrazzjoni skip u mudelli ta 'kalibrazzjoni sħiħa.
Tabella 2. Mudelli ta' Simulazzjoni EMIF: Skip Kalibrazzjoni versus Kalibrazzjoni Sħiħa

Aqbeż il-Kalibrazzjoni	Kalibrazzjoni Sħiħa
Simulazzjoni fil-livell tas-sistema li tiffoka fuq il-loġika tal-utent.	Simulazzjoni tal-interface tal-memorja li tiffoka fuq il-kalibrazzjoni.
Id-dettalji tal-kalibrazzjoni ma jinqabdux.	Qbid kollha stages tal-kalibrazzjoni.
kompla...

Aqbeż il-Kalibrazzjoni	Kalibrazzjoni Sħiħa
Għandu l-abbiltà li jaħżen u jirkupra data.	Jinkludi livellar, deskew għal kull bit, eċċ.
Jirrappreżenta effiċjenza preċiża.
Ma jikkunsidrax board skew.

Simulazzjoni RTL versus Implimentazzjoni tal-Hardware
Din it-tabella tenfasizza d-differenzi ewlenin bejn is-simulazzjoni EMIF u l-implimentazzjoni tal-hardware.
Tabella 3. Simulazzjoni EMIF RTL Versus Implimentazzjoni tal-Hardware

Simulazzjoni RTL	Implimentazzjoni tal-Hardware
Nios® inizjalizzazzjoni u kodiċi ta 'kalibrazzjoni tesegwixxi b'mod parallel.	L-inizjalizzazzjoni u l-kodiċi ta 'kalibrazzjoni ta' Nios jeżegwixxu b'mod sekwenzjali.
Interfaces jasserixxu sinjal ta 'sinjal cal_done simultanjament fis-simulazzjoni.	L-operazzjonijiet tal-fitter jiddeterminaw l-ordni tal-kalibrazzjoni, u l-interfaces ma jasserixxux cal_done simultanjament.

Għandek tmexxi simulazzjonijiet RTL ibbażati fuq mudelli tat-traffiku għall-applikazzjoni tad-disinn tiegħek. Innota li s-simulazzjoni RTL ma timmudellax dewmien ta 'traċċar tal-PCB li jista' jikkawża diskrepanza fil-latency bejn is-simulazzjoni RTL u l-implimentazzjoni tal-hardware.

Simulazzjoni tal-IP tal-Interface tal-Memorja Esterna Bil-ModelSim

Din il-proċedura turi kif tissimula d-disinn EMIF example.

1. Ibda s-softwer Mentor Graphics* ModelSim u agħżel File ➤ Ibdel id-Direttorju. Innaviga lejn id-direttorju sim/ed_sim/mentor fi ħdan id-disinn iġġenerat example folder.
2. Ivverifika li t-tieqa tat-Traskrizzjoni tidher fil-qiegħ tal-iskrin. Jekk it-tieqa tat-Traskrizzjoni mhix viżibbli, uriha billi tikklikkja View ➤ Traskrizzjoni.
3. Fit-tieqa tat-Traskrizzjoni, mexxi sors msim_setup.tcl.
4. Wara li s-sors msim_setup.tcl jispiċċa jaħdem, mexxi ld_debug fit-tieqa tat-Traskrizzjoni.
5. Wara li ld_debug jispiċċa għaddej, ivverifika li tintwera t-tieqa tal-Oġġetti. Jekk it-tieqa tal-Oġġetti mhix viżibbli, uriha billi tikklikkja View ➤ Oġġetti.
6. Fit-tieqa Oġġetti, agħżel is-sinjali li trid tissimula billi tikklikkja bil-lemin u tagħżel Żid mewġ.
7. Wara li tispiċċa tagħżel is-sinjali għas-simulazzjoni, esegwi run -all fit-tieqa tat-Traskrizzjoni. Is-simulazzjoni taħdem sakemm titlesta.
8. Jekk is-simulazzjoni ma tkunx viżibbli, ikklikkja View ➤ Mewġ.

Informazzjoni Relatata

Intel Arria 10 EMIF IP – Simulazzjoni tal-IP tal-Memorja

Tqegħid tal-Pin għal Intel Arria 10 EMIF IP

Dan is-suġġett jipprovdi linji gwida għat-tqegħid tal-brilli.

Fuqview

Intel Arria 10 FPGAs għandhom l-istruttura li ġejja:

• Kull apparat fih 2 kolonni I/O.
• Kull kolonna I/O fiha sa 8-il bank I/O.
• Kull bank I/O fih 4 korsiji.
• Kull korsija fiha 12-il pin I/O għal skopijiet ġenerali (GPIO).

Linji Gwida Ġenerali tal-Pin

Il-punti li ġejjin jipprovdu linji gwida ġenerali tal-pin:

• Kun żgur li l-brilli għal interface tal-memorja esterna partikolari jgħixu f'kolonna I/O waħda.
• Interfaces li jkopru diversi banek għandhom jissodisfaw ir-rekwiżiti li ġejjin:
  • Il-banek għandhom ikunu ħdejn xulxin. Għal informazzjoni dwar banek ħdejn xulxin, irreferi għall-Gwida tal-Utent IP tal-Interfaces tal-Memorja Esterna Intel Arria 10.
  • L-indirizz u l-bank tal-kmand iridu joqogħdu f'bank ċentrali biex jimminimizzaw il-latenza. Jekk l-interface tal-memorja tuża numru ugwali ta 'banek, l-indirizz u l-bank tal-kmand jistgħu jirrisjedu f'wieħed miż-żewġ banek ċentrali.
• Pinnijiet mhux użati jistgħu jintużaw bħala pinnijiet I/O għal skopijiet ġenerali.
• L-indirizz u l-kmand u l-brilli assoċjati kollha għandhom joqogħdu f'bank wieħed.
• L-indirizz u l-kmand u l-pinnijiet tad-dejta jistgħu jaqsmu bank taħt il-kundizzjonijiet li ġejjin:
  • L-indirizz u l-kmand u l-pinnijiet tad-dejta ma jistgħux jaqsmu korsija I/O.
  • Korsija I/O mhux użata biss fil-bank tal-indirizz u tal-kmand tista' tintuża għall-pinnijiet tad-dejta.

Tabella 4. Limitazzjonijiet Ġenerali tal-Pin

Tip ta' Sinjal	Restrizzjoni
Strobe tad-Data	Is-sinjali kollha li jappartjenu għal grupp DQ għandhom jirrisjedu fl-istess korsija I/O.
Data	Il-brilli tad-DQ relatati għandhom joqogħdu fl-istess korsija I/O. Il-pinnijiet DM/DBI għandhom jitqabblu ma' pin DQ għal tħaddim tajjeb. Għal protokolli li ma jappoġġjawx linji tad-dejta bidirezzjonali, is-sinjali tal-qari għandhom jinġabru separatament mis-sinjali tal-kitba.
Indirizz u Kmand	Il-pinnijiet tal-indirizz u tal-kmand għandhom joqogħdu f'postijiet predefiniti fi ħdan bank I/O.

Assenjazzjonijiet tal-Pinnijiet
Jekk applikajt kit ta' żvilupp issettjat minn qabel waqt il-ġenerazzjoni tal-IP, l-assenjazzjonijiet kollha tal-pin għall-kit tal-iżvilupp jiġu ġġenerati awtomatikament u jistgħu jiġu vverifikati fil-.qsf file li hija ġġenerata bid-disinn example.

Informazzjoni Relatata

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP għal DDR4
• Intel Arria 10 EMIF IP għal QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP għal QDR-IV
• Intel Arria 10 EMIF IP għal RLDRAM 3
• Intel Arria 10 EMIF IP għal LPDDR3

Il-Kompilazzjoni u l-Programmazzjoni tad-Disinn tal-Intel Arria 10 EMIF Example

Wara li tkun għamilt l-assenjazzjonijiet tal-pin meħtieġa fil-.qsf file, tista 'tiġbor id-disinn example fis-softwer Intel Quartus Prime.

1. Innaviga lejn il-folder Intel Quartus Prime li fih id-disinn example direttorju.
2. Iftaħ il-proġett Intel Quartus Prime file, (.qpf).
3. Biex tibda l-kumpilazzjoni, ikklikkja Ipproċessar ➤ Ibda l-Kompilazzjoni. It-tlestija b'suċċess tal-kumpilazzjoni tiġġenera .sof file, li jippermetti li d-disinn jaħdem fuq il-ħardwer.
4. Biex tipprogramma t-tagħmir tiegħek bid-disinn ikkumpilat, iftaħ il-programmatur billi tikklikkja Għodda ➤ Programmatur.
5. Fil-programmer, ikklikkja Auto Detect biex tiskopri tagħmir appoġġjat.
6. Agħżel l-apparat Intel Arria 10 u mbagħad agħżel Ibdel File.
7. Innaviga għall-ed_synth.sof iġġenerat file u agħżel Iftaħ.
8. Ikklikkja Ibda biex tibda tipprogramma l-apparat Intel Arria 10. Meta l-apparat jiġi pprogrammat b'suċċess, il-bar tal-progress fin-naħa ta 'fuq tal-lemin tat-tieqa għandha tindika 100% (Suċċess).

Debugging tal-Intel Arria 10 EMIF Design Example

L-EMIF Debug Toolkit huwa disponibbli biex jgħin fid-debugging tad-disinji tal-interface tal-memorja esterna. Is-sett ta 'għodda jippermettilek turi marġini ta' qari u tikteb u tiġġenera dijagrammi tal-għajnejn. Wara li tkun ipprogrammajt il-kit ta 'żvilupp Intel Arria 10, tista' tivverifika l-operat tiegħu billi tuża l-EMIF Debug Toolkit.

1. Biex tniedi l-EMIF Debug Toolkit, innaviga għal Għodda ➤ Għodda tad-Debugging tas-Sistema ➤ Toolkit tal-Interface tal-Memorja Esterna.
2. Ikklikkja Inizjalizza Konnessjonijiet.
3. Ikklikkja Link Proġett għall-apparat. Tidher tieqa; jivverifika li l-apparat korrett huwa magħżul u li l-.sof korretta file jintgħażel.
4. Ikklikkja Oħloq Konnessjoni tal-Interface tal-Memorja. Aċċetta s-settings default billi tikklikkja OK.
5. Il-kit ta 'żvilupp Intel Arria 10 issa huwa stabbilit biex jiffunzjona mal-EMIF Debug Toolkit, u tista' tiġġenera kwalunkwe mir-rapporti li ġejjin billi tikklikkja darbtejn fuq l-għażla korrispondenti:

• Erġa' wettaq il-kalibrazzjoni. Jipproduċi rapport tal-kalibrazzjoni li jiġbor fil-qosor l-istatus tal-kalibrazzjoni għal kull grupp DQ/DQS flimkien mal-marġini għal kull pin DQ/DQS.
• Marġin ta' Sewwieq. Jipproduċi rapport li jiġbor fil-qosor il-marġini tal-qari u tal-kitba għal kull pin I/O. Dan huwa differenti mill-marġini tal-kalibrazzjoni minħabba li l-marġini tas-sewwieq jinqabad waqt it-traffiku tal-modalità tal-utent aktar milli waqt il-kalibrazzjoni
• Iġġenera Dijagramma tal-Għajn. Jiġġenera dijagrammi tal-għajnejn tal-qari u tal-kitba għal kull pin DQ ibbażati fuq mudelli tad-dejta tal-kalibrazzjoni.
• Ikkalibra Terminazzjoni. Jiknes valuri ta' terminazzjoni differenti u jirrapporta l-marġini li jipprovdi kull valur ta' terminazzjoni. Uża din il-karatteristika biex tgħin tagħżel l-aħjar terminazzjoni għall-interface tal-memorja.

Disinn Eżample Deskrizzjoni għall-Interfaces tal-Memorja Esterna Intel Arria 10 FPGA IP

Meta tipparametrizza u tiġġenera l-IP EMIF tiegħek, tista' tispeċifika li s-sistema toħloq direttorji għas-simulazzjoni u s-sinteżi file settijiet, u jiġġeneraw il- file settijiet awtomatikament. Jekk tagħżel Simulazzjoni jew Sintesi taħt Eżample Disinn Files fuq l-Eżample Disinni tab, is-sistema toħloq simulazzjoni sħiħa file sett jew sinteżi kompluta file issettja, skond l-għażla tiegħek.

Sinteżi Eżample Disinn

Is-sinteżi example disinn fih il-blokki ewlenin murija fil-figura hawn taħt.

• Ġeneratur tat-traffiku, li huwa Avalon®-MM sintetizzabbli example driver li jimplimenta mudell psewdo-random ta' jaqra u jikteb f'numru parametrizzat ta' indirizzi. Il-ġeneratur tat-traffiku jimmonitorja wkoll id-dejta li tinqara mill-memorja biex tiżgura li taqbel mad-dejta miktuba u tafferma nuqqas mod ieħor.
• Eżempju tal-interface tal-memorja, li jinkludi:
  • Kontrollur tal-memorja li jimmodera bejn l-interface Avalon-MM u l-interface AFI.
  • Il-PHY, li jservi bħala interface bejn il-kontrollur tal-memorja u apparati tal-memorja esterni biex iwettqu operazzjonijiet ta 'qari u kitba.

Figura 5. Sinteżi Eżample Disinn

Jekk qed tuża l-karatteristika Ping Pong PHY, is-sinteżi exampId-disinn tal-le jinkludi żewġ ġeneraturi tat-traffiku li joħorġu kmandi lil żewġ apparati tal-memorja indipendenti permezz ta 'żewġ kontrolluri indipendenti u PHY komuni, kif muri fil-figura li ġejja.

Figura 6. Sinteżi Eżample Disinn għall-Ping Pong PHY

Jekk qed tuża RLDRAM 3, il-ġeneratur tat-traffiku fis-sintesi example disinn jikkomunika direttament mal-PHY bl-użu AFI, kif muri fil-figura li ġejja.
Figura 7. Sinteżi Eżample Disinn għal RLDRAM 3 Interfaces

Nota: Jekk wieħed jew aktar mill-parametri tal-Modalità ta' Qsim PLL, Modalità ta' Qsim DLL, jew Parametri tal-Modalità ta' Qsim OCT huma ssettjati għal kwalunkwe valur għajr Nru Qsim, is-sintesi exampId-disinn tal-le se jkun fih żewġ istanzi ta' ġeneratur tat-traffiku/interface tal-memorja. Iż-żewġ istanzi ta' interface tal-ġeneratur tat-traffiku/memorja huma relatati biss b'konnessjonijiet PLL/DLL/OCT kondiviżi kif definiti mill-issettjar tal-parametri. L-istanzi tal-ġeneratur tat-traffiku/interface tal-memorja juru kif tista' tagħmel tali konnessjonijiet fid-disinji tiegħek stess.

Nota: Fluss ta 'sinteżi ta' parti terza kif deskritt fil-Gwida għall-Utent tal-Edizzjoni Standard tal-Intel Quartus Prime: Is-Sinteżi ta 'parti terza mhijiex fluss appoġġjat għal EMIF IP.
Informazzjoni Relatata
Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample f'paġna 7

Simulazzjoni Eżample Disinn

Is-simulazzjoni example disinn fih il-blokki ewlenin murija fil-figura li ġejja.

• Eżempju tas-sinteżi example disinn. Kif deskritt fit-taqsima preċedenti, is-sinteżi example disinn fih ġeneratur tat-traffiku u eżempju tal-interface tal-memorja. Dawn il-blokki default għal mudelli ta 'simulazzjoni astratta fejn xieraq għal simulazzjoni rapida.
• Mudell tal-memorja, li jaġixxi bħala mudell ġeneriku li jaderixxi mal-ispeċifikazzjonijiet tal-protokoll tal-memorja. Spiss, il-bejjiegħa tal-memorja jipprovdu mudelli ta 'simulazzjoni għall-komponenti tal-memorja speċifiċi tagħhom li tista' tniżżel minn tagħhom websiti.
• Kontroll tal-istatus, li jimmonitorja s-sinjali tal-istatus mill-IP tal-interface tal-memorja esterna u l-ġeneratur tat-traffiku, biex jindika kundizzjoni ġenerali ta 'pass jew fail.

Figura 8. Simulazzjoni Eżample Disinn

Jekk qed tuża l-karatteristika Ping Pong PHY, is-simulazzjoni exampId-disinn tal-le jinkludi żewġ ġeneraturi tat-traffiku li joħorġu kmandi lil żewġ apparati tal-memorja indipendenti permezz ta 'żewġ kontrolluri indipendenti u PHY komuni, kif muri fil-figura li ġejja.

Figura 9. Simulazzjoni Eżample Disinn għall-Ping Pong PHY

Jekk qed tuża RLDRAM 3, il-ġeneratur tat-traffiku fis-simulazzjoni example disinn jikkomunika direttament mal-PHY bl-użu AFI, kif muri fil-figura li ġejja.

Figura 10. Simulazzjoni Eżample Disinn għal RLDRAM 3 Interfaces

Informazzjoni Relatata
Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni f’paġna 10

Example Disinni Interface Tab

L-editur tal-parametri jinkludi Example Disinni tab li jippermettilek li tipparametrizza u tiġġenera l-ex tiegħekample disinji.l

Figura 11. Eżample Disinni Tab fl-Editur tal-Parametri tal-Interfaces tal-Memorja Esterna

Disponibbli Eżample Taqsima tad-Disinni
L-Agħżel disinn pulldown jippermettilek li tagħżel l-ex mixtieqaample disinn. Fil-preżent, EMIF Example Disinn huwa l-unika għażla disponibbli, u hija magħżula b'mod awtomatiku.

Storja ta 'Reviżjoni tad-Dokument għal Interfaces ta' Memorja Esterna Intel Arria 10 FPGA IP Disinn Eżample Gwida għall-Utent

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Bidliet
2021.03.29	21.1	• Ġol Example Design Quick Start kapitolu, neħħew ir-referenzi għas-simulatur NCSim*.
2018.09.24	18.1	• Ċifri aġġornati fil- Ġenerazzjoni tad-Disinn EMIF Sintetizzabbli Eżample u Ġenerazzjoni tad-Disinn EMIF Example għal Simulazzjoni suġġetti.
2018.05.07	18.0	• Titolu tad-dokument mibdul minn Intel Arria 10 Interfaces tal-Memorja Esterna IP Disinn Eżample Gwida għall-Utent biex Interfaces tal-memorja esterna Intel Arria 10 FPGA IP Design Example Gwida għall-Utent. • Ikkoreġu bullet points fil- Fuqview sezzjoni tal- Tqegħid tal-Pin għal Intel Arria 10 EMIF IP suġġett.

Data	Verżjoni	Bidliet
Novembru 2017	2017.11.06	Rilaxx inizjali.

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi.

• Ismijiet u marki oħra jistgħu jiġu mitluba bħala l-proprjetà ta 'oħrajn.

Dokumenti / Riżorsi

intel UG-20118 Interfaces tal-Memorja Esterna Arria 10 FPGA IP Disinn Example [pdfGwida għall-Utent UG-20118 Interfaces tal-Memorja Esterna Arria 10 FPGA IP Disinn Example, UG-20118, Interfaces tal-Memorja Esterna Arria 10 FPGA IP Design Example, Interfaces Arria 10 FPGA IP Disinn Example, 10 FPGA IP Disinn Example

Referenzi

• Manwal għall-Utent