intel UG-20118 อินเทอร์เฟซหน่วยความจำภายนอก Arria 10 FPGA IP Design Example

การออกแบบอดีตample คู่มือเริ่มต้นใช้งานอย่างย่อสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel® Arria® 10 FPGA IP

อินเทอร์เฟซใหม่และการออกแบบอัตโนมัติมากขึ้น เช่นample flow พร้อมใช้งานสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel® Arria® 10
อดีตampแท็บ le Designs ในตัวแก้ไขพารามิเตอร์ช่วยให้คุณระบุการสร้างการสังเคราะห์และการจำลองได้ file ชุดที่คุณสามารถใช้เพื่อตรวจสอบ EMIF IP ของคุณ
คุณสามารถสร้างอดีตampออกแบบมาโดยเฉพาะสำหรับชุดพัฒนา Intel FPGA หรือสำหรับ EMIF IP ใดๆ ที่คุณสร้างขึ้น

รูปที่ 1 การออกแบบทั่วไป เช่นampเวิร์กโฟลว์

การออกแบบอดีตample

รูปที่ 2 การสร้าง EMIF เช่นampออกแบบด้วยชุดพัฒนา Intel Arria 10

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่มีส่วนรับผิดชอบหรือความรับผิดที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใด ๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใด ๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ

• ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น

การสร้างโครงการ EMIF

สำหรับซอฟต์แวร์ Intel Quartus® Prime เวอร์ชัน 17.1 และใหม่กว่า คุณต้องสร้างโครงการ Intel Quartus Prime ก่อนสร้าง EMIF IP และการออกแบบampเล.

1. เปิดใช้ซอฟต์แวร์ Intel Quartus Prime แล้วเลือก File ➤ ตัวช่วยสร้างโครงการใหม่ คลิกถัดไป
2. ระบุไดเรกทอรีและชื่อสำหรับโครงการที่คุณต้องการสร้าง คลิกถัดไป
3. ตรวจสอบว่าได้เลือกโครงการเปล่าแล้ว คลิกถัดไปสองครั้ง
4. ภายใต้ตัวกรองชื่อ ให้พิมพ์หมายเลขชิ้นส่วนของอุปกรณ์
5. ภายใต้ อุปกรณ์ที่มี ให้เลือกอุปกรณ์ที่เหมาะสม
6. คลิกเสร็จสิ้น

การสร้างและกำหนดค่า EMIF IP

ขั้นตอนต่อไปนี้แสดงวิธีสร้างและกำหนดค่า EMIF IP ขั้นตอนจะคล้ายกันโดยไม่คำนึงถึงโปรโตคอลหน่วยความจำที่คุณกำหนดเป้าหมาย

1. ในหน้าต่าง IP Catalog ให้เลือก Intel Arria 10 External Memory Interfaces (หากมองไม่เห็นหน้าต่าง IP Catalog ให้เลือก View ➤ ยูทิลิตี้ Windows ➤ IP Catalog.)
2. ในตัวแก้ไขพารามิเตอร์ IP ให้ระบุชื่อเอนทิตีสำหรับ EMIF IP (ชื่อที่คุณระบุที่นี่จะกลายเป็น file ชื่อสำหรับ IP) และระบุไดเร็กทอรี คลิกสร้าง
3. ตัวแก้ไขพารามิเตอร์มีหลายแท็บที่คุณต้องกำหนดค่าพารามิเตอร์ให้สอดคล้องกับการใช้งาน EMIF ของคุณ:

แนวทางแก้ไขพารามิเตอร์ Intel Arria 10 EMIF

ตารางที่ 1. หลักเกณฑ์การแก้ไขพารามิเตอร์ EMIF

แท็บตัวแก้ไขพารามิเตอร์	แนวปฏิบัติ
ทั่วไป	ตรวจสอบให้แน่ใจว่าป้อนพารามิเตอร์ต่อไปนี้อย่างถูกต้อง: • ระดับความเร็วสำหรับอุปกรณ์ • ความถี่นาฬิกาหน่วยความจำ • ความถี่สัญญาณนาฬิกาอ้างอิง PLL
หน่วยความจำ	• โปรดดูแผ่นข้อมูลสำหรับอุปกรณ์หน่วยความจำของคุณเพื่อป้อนพารามิเตอร์บน หน่วยความจำ แท็บ • คุณควรป้อนตำแหน่งเฉพาะสำหรับพิน ALERT# (ใช้กับโปรโตคอลหน่วยความจำ DDR4 เท่านั้น)
เมม ไอ/โอ	• สำหรับการตรวจสอบโครงการเบื้องต้น คุณอาจใช้การตั้งค่าเริ่มต้นบน หน่วยความจำ I/O แท็บ • สำหรับการตรวจสอบการออกแบบขั้นสูง คุณควรทำการจำลองบอร์ดเพื่อให้ได้การตั้งค่าการสิ้นสุดที่เหมาะสมที่สุด
อินพุต/เอาต์พุต FPGA	• สำหรับการตรวจสอบโครงการเบื้องต้น คุณอาจใช้การตั้งค่าเริ่มต้นบน อินพุต/เอาต์พุต FPGA แท็บ • สำหรับการตรวจสอบการออกแบบขั้นสูง คุณควรทำการจำลองบอร์ดด้วยโมเดล IBIS ที่เกี่ยวข้องเพื่อเลือกมาตรฐาน I/O ที่เหมาะสม
เวลาบันทึก	• สำหรับการตรวจสอบโครงการเบื้องต้น คุณอาจใช้การตั้งค่าเริ่มต้นบน เวลาบันทึก แท็บ • สำหรับการตรวจสอบการออกแบบขั้นสูง คุณควรป้อนพารามิเตอร์ตามแผ่นข้อมูลของอุปกรณ์หน่วยความจำของคุณ
กระดาน	• สำหรับการตรวจสอบโครงการเบื้องต้น คุณอาจใช้การตั้งค่าเริ่มต้นบน กระดาน แท็บ • สำหรับการตรวจสอบการออกแบบขั้นสูงและการปิดเวลาที่แม่นยำ คุณควรดำเนินการจำลองบอร์ดเพื่อให้ได้มาซึ่งการรบกวนระหว่างสัญลักษณ์ (ISI)/ ครอสทอล์ค และข้อมูลการเอียงของบอร์ดและแพ็คเกจที่แม่นยำ และป้อนลงใน กระดาน แท็บ
ผู้ควบคุม	ตั้งค่าพารามิเตอร์คอนโทรลเลอร์ตามการกำหนดค่าและลักษณะการทำงานที่ต้องการสำหรับคอนโทรลเลอร์หน่วยความจำของคุณ
การวินิจฉัย	คุณสามารถใช้พารามิเตอร์บน การวินิจฉัย แท็บเพื่อช่วยในการทดสอบและดีบักอินเทอร์เฟซหน่วยความจำของคุณ
Exampการออกแบบเลอ	การ Exampการออกแบบเลอ แท็บช่วยให้คุณสร้างการออกแบบเช่นampไฟล์สำหรับการสังเคราะห์และการจำลอง การออกแบบที่สร้างขึ้นเช่นample เป็นระบบ EMIF ที่สมบูรณ์ซึ่งประกอบด้วย EMIF IP และไดรเวอร์ที่สร้างการรับส่งข้อมูลแบบสุ่มเพื่อตรวจสอบอินเทอร์เฟซหน่วยความจำ

สำหรับข้อมูลโดยละเอียดเกี่ยวกับพารามิเตอร์แต่ละตัว โปรดดูบทที่เหมาะสมสำหรับโปรโตคอลหน่วยความจำของคุณในคู่มือผู้ใช้ Intel Arria 10 External Memory Interfaces IP

การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นample

สำหรับชุดพัฒนา Intel Arria 10 มีการตั้งค่าล่วงหน้าที่กำหนดพารามิเตอร์ EMIF IP โดยอัตโนมัติและสร้างพินเอาท์สำหรับบอร์ดเฉพาะ

1. ตรวจสอบว่ามองเห็นหน้าต่าง Presets หากมองไม่เห็นหน้าต่าง Presets ให้แสดงโดยเลือก View ➤ ค่าที่ตั้งไว้ล่วงหน้า
2. ในหน้าต่าง Presets ให้เลือกค่าที่ตั้งไว้ล่วงหน้าของชุดพัฒนาที่เหมาะสม แล้วคลิก Apply
3. กำหนดค่า EMIF IP แล้วคลิก สร้าง เช่นample Design ที่มุมขวาบนของหน้าต่าง
4. ระบุไดเร็กทอรีสำหรับการออกแบบ EMIF เช่นampไฟล์และคลิกตกลง การสร้าง EMIF ที่ประสบความสำเร็จ เช่นample สร้างสิ่งต่อไปนี้ fileภายใต้ไดเร็กทอรี Wii

รูปที่ 3 การออกแบบสังเคราะห์ที่สร้างได้ เช่นample File โครงสร้าง

บันทึก: หากคุณไม่เลือกช่องทำเครื่องหมาย Simulation หรือ Synthesis ไดเร็กทอรีปลายทางจะมีการออกแบบ Platform Designer files ซึ่งไม่สามารถคอมไพล์โดยซอฟต์แวร์ Intel Quartus Prime โดยตรง แต่สามารถคอมไพล์ได้ viewแก้ไขหรือแก้ไขภายใต้ Platform Designer ในสถานการณ์นี้ คุณสามารถเรียกใช้คำสั่งต่อไปนี้เพื่อสร้างการสังเคราะห์และการจำลอง file ชุด.

• คุณต้องรันสคริปต์ quartus_sh -t make_qii_design.tcl ในไดเร็กทอรีปลายทาง
• คุณต้องรันสคริปต์ quartus_sh -t make_sim_design.tcl ในไดเร็กทอรีปลายทาง
• รายการแบบเลื่อนลง Select board ในส่วนนี้ใช้การกำหนดพินชุดพัฒนาที่เหมาะสมกับอดีตampเลอดีไซน์
• การตั้งค่านี้ใช้ได้เฉพาะเมื่อคุณเปิดกล่องกาเครื่องหมายการสังเคราะห์ในตัวอย่างampเลอ ดีไซน์ Files ส่วน
• การตั้งค่านี้ต้องตรงกับชุดพัฒนาที่ใช้อยู่ มิฉะนั้นข้อความแสดงข้อผิดพลาดจะปรากฏขึ้น
• หากค่า ไม่มี ปรากฏในเมนูแบบเลื่อนลง เลือกบอร์ด แสดงว่าการเลือกพารามิเตอร์ปัจจุบันไม่ตรงกับการกำหนดค่าชุดพัฒนาใดๆ คุณสามารถใช้ IP เฉพาะของชุดพัฒนาและการตั้งค่าพารามิเตอร์ที่เกี่ยวข้องได้โดยเลือกหนึ่งในค่าที่ตั้งไว้ล่วงหน้าจากไลบรารีที่ตั้งไว้ล่วงหน้า เมื่อคุณใช้การตั้งค่าล่วงหน้า IP ปัจจุบันและการตั้งค่าพารามิเตอร์อื่นๆ จะถูกตั้งค่าให้ตรงกับการตั้งค่าล่วงหน้าที่เลือก หากคุณต้องการบันทึกการตั้งค่าปัจจุบัน คุณควรทำก่อนที่จะเลือกค่าที่ตั้งไว้ล่วงหน้า หากคุณเลือกค่าที่ตั้งไว้ล่วงหน้าโดยไม่บันทึกการตั้งค่าก่อนหน้า คุณสามารถบันทึกค่าที่ตั้งไว้ล่วงหน้าใหม่โดยใช้ชื่ออื่นได้เสมอ
• หากคุณต้องการสร้างอดีตampออกแบบเพื่อใช้ในบอร์ดของคุณเอง ตั้งค่า Select board เป็น None สร้างตัวอย่างampออกแบบไฟล์ จากนั้นเพิ่มข้อจำกัดตำแหน่งพิน

ข้อมูลที่เกี่ยวข้อง

• การสังเคราะห์ เช่นample การออกแบบ ในหน้า 17
• คำอธิบายพารามิเตอร์ Intel Arria 10 EMIF IP สำหรับ DDR3
• คำอธิบายพารามิเตอร์ Intel Arria 10 EMIF IP สำหรับ DDR4
• คำอธิบายพารามิเตอร์ IP ของ Intel Arria 10 EMIF สำหรับ QDRII/II+/Xtreme
• คำอธิบายพารามิเตอร์ IP ของ Intel Arria 10 EMIF สำหรับ QDR-IV
• คำอธิบายพารามิเตอร์ IP ของ Intel Arria 10 EMIF สำหรับ RLDRAM 3
• คำอธิบายพารามิเตอร์ IP ของ Intel Arria 10 EMIF สำหรับ LPDDR3

การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง

สำหรับชุดพัฒนา Intel Arria 10 มีการตั้งค่าล่วงหน้าที่กำหนดพารามิเตอร์ EMIF IP โดยอัตโนมัติและสร้างพินเอาท์สำหรับบอร์ดเฉพาะ

1. ตรวจสอบว่ามองเห็นหน้าต่าง Presets หากมองไม่เห็นหน้าต่าง Presets ให้แสดงโดยเลือก View ➤ ค่าที่ตั้งไว้ล่วงหน้า
2. ในหน้าต่าง Presets ให้เลือกค่าที่ตั้งไว้ล่วงหน้าของชุดพัฒนาที่เหมาะสม แล้วคลิก Apply
3. กำหนดค่า EMIF IP แล้วคลิก สร้าง เช่นample Design ที่มุมขวาบนของหน้าต่าง
4. ระบุไดเร็กทอรีสำหรับการออกแบบ EMIF เช่นampไฟล์และคลิกตกลง

การสร้าง EMIF ที่ประสบความสำเร็จ เช่นample สร้างหลายรายการ file ตั้งค่าสำหรับโปรแกรมจำลองที่รองรับต่างๆ ภายใต้ไดเร็กทอรี sim/ed_sim
รูปที่ 4 การออกแบบการจำลองที่สร้างขึ้น เช่นample File โครงสร้าง

หมายเหตุ: หากคุณไม่เลือกช่องทำเครื่องหมาย Simulation หรือ Synthesis ไดเร็กทอรีปลายทางจะมีการออกแบบ Platform Designer files ซึ่งไม่สามารถคอมไพล์โดยซอฟต์แวร์ Intel Quartus Prime โดยตรง แต่สามารถคอมไพล์ได้ viewแก้ไขหรือแก้ไขภายใต้ Platform Designer ในสถานการณ์นี้ คุณสามารถเรียกใช้คำสั่งต่อไปนี้เพื่อสร้างการสังเคราะห์และการจำลอง file ชุด.

• คุณต้องรันสคริปต์ quartus_sh -t make_qii_design.tcl ในไดเร็กทอรีปลายทาง
• คุณต้องรันสคริปต์ quartus_sh -t make_sim_design.tcl ในไดเร็กทอรีปลายทาง

ข้อมูลที่เกี่ยวข้อง

• สถานการณ์จำลอง เช่นample การออกแบบ ในหน้า 19
• Intel Arria 10 EMIF IP – IP หน่วยความจำจำลอง

การจำลองกับการใช้ฮาร์ดแวร์

สำหรับการจำลองอินเทอร์เฟซหน่วยความจำภายนอก คุณสามารถเลือกข้ามการสอบเทียบหรือการสอบเทียบแบบเต็มในแท็บการวินิจฉัยระหว่างการสร้าง IP
แบบจำลองการจำลอง EMIF
ตารางนี้เปรียบเทียบลักษณะของการสอบเทียบแบบข้ามและแบบการสอบเทียบแบบเต็ม
ตารางที่ 2 แบบจำลองการจำลอง EMIF: ข้ามการสอบเทียบเทียบกับการสอบเทียบแบบเต็ม

ข้ามการปรับเทียบ	การสอบเทียบเต็มรูปแบบ
การจำลองระดับระบบโดยเน้นที่ตรรกะของผู้ใช้	การจำลองส่วนติดต่อของหน่วยความจำโดยเน้นที่การสอบเทียบ
ไม่ได้บันทึกรายละเอียดของการสอบเทียบ	จับภาพทั้งหมดtages ของการสอบเทียบ
ต่อเนื่อง…

ข้ามการปรับเทียบ	การสอบเทียบเต็มรูปแบบ
มีความสามารถในการจัดเก็บและเรียกใช้ข้อมูล	รวมถึงการปรับระดับ โต๊ะต่อบิต ฯลฯ
แสดงถึงประสิทธิภาพที่แม่นยำ
ไม่ถือว่าบอร์ดเอียง

การจำลอง RTL กับการนำฮาร์ดแวร์ไปใช้
ตารางนี้เน้นความแตกต่างที่สำคัญระหว่างการจำลอง EMIF และการใช้งานฮาร์ดแวร์
ตารางที่ 3 การจำลอง EMIF RTL กับการนำฮาร์ดแวร์ไปใช้

การจำลอง RTL	การติดตั้งฮาร์ดแวร์
Nios® initialization และ calibration code ทำงานพร้อมกัน	รหัสการเริ่มต้นและการสอบเทียบ Nios ดำเนินการตามลำดับ
อินเทอร์เฟซยืนยันสัญญาณสัญญาณ cal_done พร้อมกันในการจำลอง	การดำเนินการของช่างฟิตจะกำหนดลำดับของการสอบเทียบ และอินเทอร์เฟซจะไม่ยืนยัน cal_done พร้อมกัน

คุณควรเรียกใช้การจำลอง RTL ตามรูปแบบการรับส่งข้อมูลสำหรับแอปพลิเคชันการออกแบบของคุณ โปรดทราบว่าการจำลอง RTL ไม่ได้จำลองความล่าช้าในการติดตาม PCB ซึ่งอาจทำให้เกิดความคลาดเคลื่อนของเวลาแฝงระหว่างการจำลอง RTL และการนำฮาร์ดแวร์ไปใช้

การจำลอง IP อินเทอร์เฟซหน่วยความจำภายนอกด้วย ModelSim

ขั้นตอนนี้แสดงวิธีการจำลองการออกแบบ EMIF เช่นampเล.

1. เปิดซอฟต์แวร์ Mentor Graphics* ModelSim แล้วเลือก File ➤ เปลี่ยนไดเร็กทอรี นำทางไปยังไดเร็กทอรี sim/ed_sim/mentor ภายในการออกแบบที่สร้างขึ้น เช่นampโฟลเดอร์.
2. ตรวจสอบว่าหน้าต่าง Transcript แสดงอยู่ที่ด้านล่างของหน้าจอ หากมองไม่เห็นหน้าต่าง Transcript ให้แสดงโดยคลิก View ➤ ทรานสคริป.
3. ในหน้าต่าง Transcript ให้รัน source msim_setup.tcl
4. หลังจากซอร์ส msim_setup.tcl ทำงานเสร็จแล้ว ให้รัน ld_debug ในหน้าต่าง Transcript
5. หลังจาก ld_debug ทำงานเสร็จสิ้น ให้ตรวจสอบว่าหน้าต่าง Objects ปรากฏขึ้น หากมองไม่เห็นหน้าต่าง Objects ให้แสดงโดยคลิก View ➤ วัตถุ
6. ในหน้าต่าง Objects ให้เลือกสัญญาณที่คุณต้องการจำลองโดยคลิกขวาแล้วเลือก Add Wave
7. หลังจากที่คุณเลือกสัญญาณสำหรับการจำลองเสร็จแล้ว ให้ดำเนินการ run -all ในหน้าต่าง Transcript การจำลองดำเนินไปจนกว่าจะเสร็จสิ้น
8. หากมองไม่เห็นการจำลอง ให้คลิก View ➤ คลื่น

ข้อมูลที่เกี่ยวข้อง

Intel Arria 10 EMIF IP – IP หน่วยความจำจำลอง

ตำแหน่งพินสำหรับ Intel Arria 10 EMIF IP

หัวข้อนี้เป็นแนวทางสำหรับการปักหมุด

เกินview

Intel Arria 10 FPGA มีโครงสร้างดังต่อไปนี้:

• แต่ละอุปกรณ์มี 2 คอลัมน์ I/O
• แต่ละคอลัมน์ I/O มีธนาคาร I/O มากถึง 8 ช่อง
• ธนาคาร I/O แต่ละแห่งมี 4 เลน
• แต่ละเลนมีพิน I/O (GPIO) อเนกประสงค์ 12 พิน

แนวทางพินทั่วไป

ประเด็นต่อไปนี้เป็นแนวทางทั่วไปเกี่ยวกับพิน:

• ตรวจสอบให้แน่ใจว่าพินสำหรับอินเทอร์เฟซหน่วยความจำภายนอกนั้นอยู่ภายในคอลัมน์ I/O เดียว
• อินเทอร์เฟซที่ครอบคลุมธนาคารหลายแห่งต้องเป็นไปตามข้อกำหนดต่อไปนี้:
  • ธนาคารจะต้องอยู่ติดกัน สำหรับข้อมูลเกี่ยวกับธนาคารที่อยู่ติดกัน โปรดดูคู่มือผู้ใช้ Intel Arria 10 External Memory Interfaces IP
  • ที่อยู่และธนาคารคำสั่งต้องอยู่ในธนาคารกลางเพื่อลดเวลาแฝง หากอินเทอร์เฟซหน่วยความจำใช้ช่องจำนวนคู่ ที่อยู่และช่องคำสั่งอาจอยู่ในช่องกลางสองช่อง
• พินที่ไม่ได้ใช้สามารถใช้เป็นพิน I/O อเนกประสงค์ได้
• ที่อยู่และคำสั่งและพินที่เกี่ยวข้องทั้งหมดต้องอยู่ภายในธนาคารเดียว
• ที่อยู่และรหัสคำสั่งและข้อมูลสามารถแบ่งปันธนาคารได้ภายใต้เงื่อนไขต่อไปนี้:
  • ที่อยู่และพินคำสั่งและข้อมูลไม่สามารถใช้เลน I/O ร่วมกันได้
  • เฉพาะช่องทาง I/O ที่ไม่ได้ใช้ในแอดเดรสและคลังคำสั่งเท่านั้นที่สามารถใช้พินข้อมูลได้

ตารางที่ 4. ข้อจำกัดของพินทั่วไป

ประเภทสัญญาณ	ข้อจำกัด
แฟลชข้อมูล	สัญญาณทั้งหมดที่อยู่ในกลุ่ม DQ จะต้องอยู่ในเลน I/O เดียวกัน
ข้อมูล	พิน DQ ที่เกี่ยวข้องต้องอยู่ในเลน I/O เดียวกัน ต้องจับคู่พิน DM/DBI กับพิน DQ เพื่อการทำงานที่เหมาะสม สำหรับโปรโตคอลที่ไม่รองรับสายข้อมูลแบบสองทิศทาง ควรจัดกลุ่มสัญญาณการอ่านแยกจากสัญญาณการเขียน
ที่อยู่และคำสั่ง	พินที่อยู่และคำสั่งต้องอยู่ในตำแหน่งที่กำหนดไว้ล่วงหน้าภายในธนาคาร I/O

การกำหนดพิน
หากคุณใช้ชุดพัฒนาที่ตั้งไว้ล่วงหน้าระหว่างการสร้าง IP การกำหนดพินทั้งหมดสำหรับชุดพัฒนาจะถูกสร้างขึ้นโดยอัตโนมัติและสามารถตรวจสอบได้ใน .qsf file ที่สร้างขึ้นด้วยการออกแบบเช่นampเล.

ข้อมูลที่เกี่ยวข้อง

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP สำหรับ DDR4
• Intel Arria 10 EMIF IP สำหรับ QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP สำหรับ QDR-IV
• Intel Arria 10 EMIF IP สำหรับ RLDRAM 3
• Intel Arria 10 EMIF IP สำหรับ LPDDR3

การคอมไพล์และการเขียนโปรแกรม Intel Arria 10 EMIF Design Example

หลังจากที่คุณกำหนดพินที่จำเป็นในไฟล์ .qsf แล้ว fileคุณสามารถรวบรวมการออกแบบเช่นampในซอฟต์แวร์ Intel Quartus Prime

1. นำทางไปยังโฟลเดอร์ Intel Quartus Prime ที่มีการออกแบบ เช่นampไดเรกทอรี่
2. เปิดโครงการ Intel Quartus Prime file, (.qpf)
3. หากต้องการเริ่มการคอมไพล์ ให้คลิก การประมวลผล ➤ เริ่มการคอมไพล์ การคอมไพล์เสร็จสมบูรณ์จะสร้าง .sof fileซึ่งทำให้การออกแบบสามารถทำงานบนฮาร์ดแวร์ได้
4. หากต้องการตั้งโปรแกรมอุปกรณ์ของคุณด้วยการออกแบบที่คอมไพล์แล้ว ให้เปิดโปรแกรมเมอร์โดยคลิกเครื่องมือ ➤ โปรแกรมเมอร์
5. ในโปรแกรมเมอร์ ให้คลิกตรวจหาอัตโนมัติเพื่อตรวจหาอุปกรณ์ที่รองรับ
6. เลือกอุปกรณ์ Intel Arria 10 จากนั้นเลือก เปลี่ยน File.
7. นำทางไปยัง ed_synth.sof ที่สร้างขึ้น file และเลือกเปิด
8. คลิก เริ่ม เพื่อเริ่มเขียนโปรแกรมอุปกรณ์ Intel Arria 10 เมื่อตั้งโปรแกรมอุปกรณ์สำเร็จ แถบความคืบหน้าที่ด้านบนขวาของหน้าต่างควรระบุว่า 100% (สำเร็จ)

การดีบัก Intel Arria 10 EMIF Design Example

ชุดเครื่องมือดีบัก EMIF พร้อมใช้งานเพื่อช่วยในการดีบักการออกแบบอินเทอร์เฟซหน่วยความจำภายนอก ชุดเครื่องมือช่วยให้คุณแสดงระยะขอบการอ่านและเขียน และสร้างไดอะแกรมตา หลังจากที่คุณได้ตั้งโปรแกรมชุดพัฒนา Intel Arria 10 แล้ว คุณสามารถตรวจสอบการทำงานของชุดเครื่องมือได้โดยใช้ EMIF Debug Toolkit

1. หากต้องการเปิดชุดเครื่องมือแก้ไขข้อบกพร่อง EMIF ให้ไปที่เครื่องมือ ➤ เครื่องมือแก้ไขจุดบกพร่องของระบบ ➤ ชุดเครื่องมืออินเทอร์เฟซหน่วยความจำภายนอก
2. คลิกเตรียมใช้งานการเชื่อมต่อ
3. คลิกลิงก์โครงการไปยังอุปกรณ์ หน้าต่างปรากฏขึ้น ตรวจสอบว่าได้เลือกอุปกรณ์ที่ถูกต้องและ .sof ที่ถูกต้อง file ถูกเลือกแล้ว
4. คลิกสร้างการเชื่อมต่ออินเตอร์เฟสหน่วยความจำ ยอมรับการตั้งค่าเริ่มต้นโดยคลิกตกลง
5. ชุดพัฒนา Intel Arria 10 ได้รับการตั้งค่าให้ทำงานร่วมกับ EMIF Debug Toolkit แล้ว และคุณสามารถสร้างรายงานใดๆ ต่อไปนี้ได้โดยการดับเบิลคลิกที่ตัวเลือกที่เกี่ยวข้อง:

• รันการปรับเทียบใหม่ สร้างรายงานการสอบเทียบโดยสรุปสถานะการสอบเทียบตามกลุ่ม DQ/DQS พร้อมกับระยะขอบสำหรับแต่ละพิน DQ/DQS
• อัตรากำไรจากไดรเวอร์ สร้างรายงานโดยสรุประยะขอบการอ่านและเขียนต่อพิน I/O สิ่งนี้แตกต่างจากระยะขอบของการปรับเทียบเนื่องจากระยะขอบของไดรเวอร์จะถูกบันทึกระหว่างการรับส่งข้อมูลโหมดผู้ใช้มากกว่าในระหว่างการสอบเทียบ
• สร้างแผนภาพดวงตา สร้างไดอะแกรมตาอ่านและเขียนสำหรับพิน DQ แต่ละตัวตามรูปแบบข้อมูลการสอบเทียบ
• ปรับเทียบการสิ้นสุด กวาดค่าการสิ้นสุดที่แตกต่างกันและรายงานระยะขอบที่ค่าการสิ้นสุดแต่ละค่าระบุ ใช้คุณสมบัตินี้เพื่อช่วยเลือกการยุติที่เหมาะสมที่สุดสำหรับอินเทอร์เฟซหน่วยความจำ

การออกแบบอดีตample คำอธิบายสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel Arria 10 FPGA IP

เมื่อคุณกำหนดพารามิเตอร์และสร้าง EMIF IP ของคุณ คุณสามารถระบุให้ระบบสร้างไดเร็กทอรีสำหรับการจำลองและการสังเคราะห์ file ชุดและสร้าง file ตั้งค่าโดยอัตโนมัติ หากคุณเลือกการจำลองหรือการสังเคราะห์ภายใต้ตัวอย่างampเลอ ดีไซน์ Files บนอดีตampแท็บ Designs ระบบจะสร้างแบบจำลองที่สมบูรณ์ file ชุดหรือการสังเคราะห์ที่สมบูรณ์ file ตั้งค่าตามที่คุณเลือก

การสังเคราะห์ เช่นampเลอ ดีไซน์

การสังเคราะห์เช่นampการออกแบบ le ประกอบด้วยบล็อกหลักที่แสดงในรูปด้านล่าง

• ตัวสร้างทราฟฟิกซึ่งเป็น Avalon®-MM ที่สังเคราะห์ได้ เช่นampไดรเวอร์ไฟล์ที่ใช้รูปแบบการสุ่มหลอกของการอ่านและเขียนไปยังที่อยู่แบบกำหนดพารามิเตอร์ ตัวสร้างการรับส่งข้อมูลยังตรวจสอบข้อมูลที่อ่านจากหน่วยความจำเพื่อให้แน่ใจว่าตรงกับข้อมูลที่เขียนและยืนยันว่ามีข้อผิดพลาด
• อินสแตนซ์ของอินเทอร์เฟซหน่วยความจำ ซึ่งประกอบด้วย:
  • ตัวควบคุมหน่วยความจำที่ควบคุมระหว่างอินเทอร์เฟซ Avalon-MM และอินเทอร์เฟซ AFI
  • PHY ซึ่งทำหน้าที่เป็นอินเทอร์เฟซระหว่างตัวควบคุมหน่วยความจำและอุปกรณ์หน่วยความจำภายนอกเพื่อดำเนินการอ่านและเขียน

รูปที่ 5 การสังเคราะห์ เช่นampเลอ ดีไซน์

หากคุณกำลังใช้คุณสมบัติ PHY Ping การสังเคราะห์เช่นampการออกแบบ le ประกอบด้วยตัวสร้างทราฟฟิกสองตัวที่ออกคำสั่งไปยังอุปกรณ์หน่วยความจำสองตัวโดยอิสระผ่านตัวควบคุมอิสระสองตัวและ PHY ทั่วไปดังแสดงในรูปต่อไปนี้

รูปที่ 6 การสังเคราะห์ เช่นampการออกแบบสำหรับ PHY

หากคุณใช้ RLDRAM 3 ตัวสร้างการรับส่งข้อมูลในการสังเคราะห์เช่นampการออกแบบ le สื่อสารโดยตรงกับ PHY โดยใช้ AFI ดังแสดงในรูปต่อไปนี้
รูปที่ 7 การสังเคราะห์ เช่นampการออกแบบสำหรับอินเทอร์เฟซ RLDRAM 3

บันทึก: หากพารามิเตอร์ PLL Sharing Mode, DLL Sharing Mode หรือ OCT Sharing Mode อย่างน้อยหนึ่งค่าถูกตั้งค่าเป็นค่าอื่นที่ไม่ใช่ No Sharing การสังเคราะห์จะampการออกแบบ le จะมีอินสแตนซ์ตัวสร้างทราฟฟิก/อินเทอร์เฟซหน่วยความจำสองอินสแตนซ์ อินสแตนซ์ตัวสร้างการรับส่งข้อมูล/อินเทอร์เฟซหน่วยความจำสองรายการเกี่ยวข้องกันโดยการเชื่อมต่อ PLL/DLL/OCT ที่ใช้ร่วมกันตามที่กำหนดโดยการตั้งค่าพารามิเตอร์เท่านั้น อินสแตนซ์ตัวสร้างทราฟฟิก/อินเทอร์เฟซหน่วยความจำแสดงวิธีสร้างการเชื่อมต่อดังกล่าวในการออกแบบของคุณเอง

บันทึก: โฟลว์การสังเคราะห์ของบุคคลที่สามตามที่อธิบายไว้ในคู่มือผู้ใช้ Intel Quartus Prime Standard Edition: การสังเคราะห์โดยบุคคลที่สามไม่รองรับโฟลว์สำหรับ EMIF IP
ข้อมูลที่เกี่ยวข้อง
การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นampในหน้าที่ 7

สถานการณ์จำลอง เช่นampเลอ ดีไซน์

การจำลองเช่นampการออกแบบ le ประกอบด้วยบล็อกหลักที่แสดงในรูปต่อไปนี้

• ตัวอย่างของการสังเคราะห์เช่นampเลอ ดีไซน์. ตามที่อธิบายไว้ในส่วนก่อนหน้า การสังเคราะห์เช่นampการออกแบบ le มีตัวสร้างการรับส่งข้อมูลและอินสแตนซ์ของอินเทอร์เฟซหน่วยความจำ บล็อกเหล่านี้เริ่มต้นเป็นโมเดลจำลองแบบนามธรรมซึ่งเหมาะสมสำหรับการจำลองอย่างรวดเร็ว
• โมเดลหน่วยความจำ ซึ่งทำหน้าที่เป็นโมเดลทั่วไปที่เป็นไปตามข้อกำหนดเฉพาะของโปรโตคอลหน่วยความจำ บ่อยครั้ง ผู้จำหน่ายหน่วยความจำจัดเตรียมโมเดลจำลองสำหรับส่วนประกอบหน่วยความจำเฉพาะของตน ซึ่งคุณสามารถดาวน์โหลดได้จากพวกเขา webเว็บไซต์
• ตัวตรวจสอบสถานะซึ่งตรวจสอบสัญญาณสถานะจาก IP อินเทอร์เฟซหน่วยความจำภายนอกและตัวสร้างทราฟฟิก เพื่อส่งสัญญาณสถานะผ่านหรือไม่ผ่านโดยรวม

รูปที่ 8 การจำลอง เช่นampเลอ ดีไซน์

หากคุณใช้คุณสมบัติ PHY PHY การจำลองเช่นampการออกแบบ le ประกอบด้วยตัวสร้างทราฟฟิกสองตัวที่ออกคำสั่งไปยังอุปกรณ์หน่วยความจำสองตัวโดยอิสระผ่านตัวควบคุมอิสระสองตัวและ PHY ทั่วไปดังแสดงในรูปต่อไปนี้

รูปที่ 9 การจำลอง เช่นampการออกแบบสำหรับ PHY

หากคุณใช้ RLDRAM 3 ตัวสร้างทราฟฟิกในการจำลองเช่นampการออกแบบ le สื่อสารโดยตรงกับ PHY โดยใช้ AFI ดังแสดงในรูปต่อไปนี้

รูปที่ 10 การจำลอง เช่นampการออกแบบสำหรับอินเทอร์เฟซ RLDRAM 3

ข้อมูลที่เกี่ยวข้อง
การสร้างการออกแบบ EMIF เช่นampไฟล์สำหรับการจำลองในหน้า 10

Exampแท็บส่วนต่อประสานการออกแบบ

ตัวแก้ไขพารามิเตอร์ประกอบด้วย Exampแท็บ le Designs ที่ให้คุณกำหนดพารามิเตอร์และสร้างอดีตของคุณampเลอ ดีไซน์.แอล

รูปที่ 11 ตัวอย่างampแท็บ Designs ในตัวแก้ไขพารามิเตอร์อินเทอร์เฟซหน่วยความจำภายนอก

ที่มีจำหน่ายเช่นampส่วนการออกแบบ le
รายการแบบเลื่อนลง Select design ให้คุณเลือกแบบที่ต้องการเช่นampเลอ ดีไซน์. ปัจจุบัน EMIF Example Design เป็นตัวเลือกเดียวที่มี และถูกเลือกโดยค่าเริ่มต้น

ประวัติการแก้ไขเอกสารสำหรับอินเทอร์เฟซหน่วยความจำภายนอก Intel Arria 10 FPGA IP Design Example คู่มือผู้ใช้

เวอร์ชันเอกสาร	รุ่น Intel Quartus Prime	การเปลี่ยนแปลง
2021.03.29	21.1	• ใน Example การออกแบบเริ่มต้นอย่างรวดเร็ว บท ลบการอ้างอิงไปยังโปรแกรมจำลอง NCSim*
2018.09.24	18.1	• อัปเดตตัวเลขใน การสร้างการออกแบบ EMIF ที่สังเคราะห์ได้ เช่นample และ การสร้างการออกแบบ EMIF เช่นample สำหรับการจำลอง หัวข้อ
2018.05.07	18.0	• เปลี่ยนชื่อเอกสารจาก อินเทอร์เฟซหน่วยความจำภายนอก Intel Arria 10 การออกแบบ IPample คู่มือผู้ใช้ ถึง อินเทอร์เฟซหน่วยความจำภายนอก Intel Arria 10 FPGA IP Design Example คู่มือผู้ใช้. • แก้ไขสัญลักษณ์แสดงหัวข้อย่อยใน เกินview ส่วนของ ตำแหน่งพินสำหรับ Intel Arria 10 EMIF IP หัวข้อ.

วันที่	เวอร์ชัน	การเปลี่ยนแปลง
พฤศจิกายน 2017	2017.11.06	การเปิดตัวครั้งแรก

อินเทล คอร์ปอเรชั่น สงวนลิขสิทธิ์. Intel, โลโก้ Intel และเครื่องหมาย Intel อื่นๆ เป็นเครื่องหมายการค้าของ Intel Corporation หรือบริษัทในเครือ Intel รับประกันประสิทธิภาพของผลิตภัณฑ์ FPGA และเซมิคอนดักเตอร์ตามข้อมูลจำเพาะปัจจุบันตามการรับประกันมาตรฐานของ Intel แต่ขอสงวนสิทธิ์ในการเปลี่ยนแปลงผลิตภัณฑ์และบริการใดๆ ได้ตลอดเวลาโดยไม่ต้องแจ้งให้ทราบล่วงหน้า Intel ไม่รับผิดชอบหรือรับผิดใดๆ ที่เกิดขึ้นจากแอปพลิเคชันหรือการใช้ข้อมูล ผลิตภัณฑ์ หรือบริการใดๆ ที่อธิบายไว้ในที่นี้ ยกเว้นตามที่ Intel ตกลงเป็นลายลักษณ์อักษรโดยชัดแจ้ง ขอแนะนำให้ลูกค้าของ Intel ได้รับข้อมูลจำเพาะของอุปกรณ์เวอร์ชันล่าสุดก่อนที่จะใช้ข้อมูลที่เผยแพร่ใดๆ และก่อนที่จะทำการสั่งซื้อผลิตภัณฑ์หรือบริการ

• ชื่อและยี่ห้ออื่น ๆ อาจถูกอ้างสิทธิ์โดยถือเป็นทรัพย์สินของผู้อื่น

เอกสาร / แหล่งข้อมูล

intel UG-20118 อินเทอร์เฟซหน่วยความจำภายนอก Arria 10 FPGA IP Design Example [พีดีเอฟ] คู่มือการใช้งาน UG-20118 อินเทอร์เฟซหน่วยความจำภายนอก Arria 10 FPGA IP Design Example, UG-20118, อินเทอร์เฟซหน่วยความจำภายนอก Arria 10 FPGA IP Design Example, อินเทอร์เฟซ Arria 10 FPGA IP Design เช่นample, 10 FPGA IP Design เช่นample

อ้างอิง

• คู่มือการใช้งาน