Интерфейсы внешней памяти Intel UG-20118 Arria 10 FPGA IP Design Example

Дизайн Example Краткое руководство по интерфейсам внешней памяти Intel® Arria® 10 FPGA IP

Новый интерфейс и более автоматизированный дизайнampЭтот поток доступен для интерфейсов внешней памяти Intel® Arria® 10.
БывшийampВкладка «Проекты» в редакторе параметров позволяет указать создание синтеза и моделирования. file наборы, которые вы можете использовать для проверки вашего IP-адреса EMIF.
Вы можете создать эксampДизайн специально для комплекта разработки Intel FPGA или для любого IP-адреса EMIF, который вы создаете.

Рис. 1. Общий дизайн Exampле Рабочие процессы

Дизайн Example

Рисунок 2. Генерация EMIF Example Дизайн с комплектом для разработки Intel Arria 10

Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.

• Другие названия и бренды могут быть заявлены как собственность других лиц.

Создание проекта EMIF

Для программного обеспечения Intel Quartus® Prime версии 17.1 и более поздних версий необходимо создать проект Intel Quartus Prime, прежде чем создавать IP-адрес EMIF и дизайн ex.ampле.

1. Запустите программное обеспечение Intel Quartus Prime и выберите File ➤ Мастер создания нового проекта. Нажмите "Далее.
2. Укажите каталог и имя для проекта, который вы хотите создать. Нажмите "Далее.
3. Убедитесь, что выбран пустой проект. Нажмите «Далее» два раза.
4. Под фильтром имени введите номер детали устройства.
5. В разделе «Доступные устройства» выберите соответствующее устройство.
6. Нажмите «Готово».

Создание и настройка IP-адреса EMIF

Следующие шаги иллюстрируют создание и настройку IP-адреса EMIF. Шаги одинаковы независимо от протокола памяти, на который вы ориентируетесь.

1. В окне Каталог IP выберите Интерфейсы внешней памяти Intel Arria 10. (Если окно IP-каталога не отображается, выберите View ➤ Служебные окна ➤ Каталог IP.)
2. В редакторе IP-параметров укажите имя объекта для IP-адреса EMIF (указанное здесь имя становится file имя для IP) и укажите каталог. Щелкните Создать.
3. В редакторе параметров есть несколько вкладок, на которых вы должны настроить параметры в соответствии с вашей реализацией EMIF:

Руководство по редактору параметров Intel Arria 10 EMIF

Таблица 1. Рекомендации по редактору параметров EMIF

Вкладка редактора параметров	Руководящие принципы
Общий	Убедитесь, что следующие параметры введены правильно: • Класс скорости для устройства. • Тактовая частота памяти. • Опорная тактовая частота PLL.
Память	• Обратитесь к техническому описанию вашего запоминающего устройства, чтобы ввести параметры на Память вкладка. • Вы также должны указать конкретное место для контакта ALERT#. (Применимо только к протоколу памяти DDR4.)
Мем Ввод/вывод	• Для первоначальных исследований проекта вы можете использовать настройки по умолчанию на Память ввода/вывода вкладка. • Для расширенной проверки конструкции следует выполнить моделирование платы, чтобы получить оптимальные настройки подключения.
Ввод-вывод ПЛИС	• Для первоначальных исследований проекта вы можете использовать настройки по умолчанию на Ввод-вывод ПЛИС вкладка. • Для расширенной проверки конструкции следует выполнить моделирование платы с соответствующими моделями IBIS, чтобы выбрать соответствующие стандарты ввода-вывода.
Память Тайминг	• Для первоначальных исследований проекта вы можете использовать настройки по умолчанию на Память Тайминг вкладка. • Для расширенной проверки проекта вы должны ввести параметры в соответствии с техническими данными вашего запоминающего устройства.
Доска	• Для первоначальных исследований проекта вы можете использовать настройки по умолчанию на Доска вкладка. • Для расширенной проверки проекта и точного замыкания по времени следует выполнить моделирование платы, чтобы получить точную информацию о межсимвольных помехах (ISI)/перекрестных помехах, а также перекосе платы и корпуса, и ввести ее в Доска вкладка.
Контроллер	Установите параметры контроллера в соответствии с желаемой конфигурацией и поведением вашего контроллера памяти.
Диагностика	Вы можете использовать параметры на Диагностика для помощи в тестировании и отладке интерфейса памяти.
Exampле дизайн	The Exampле дизайн вкладка позволяет создавать дизайн exampфайлы для синтеза и моделирования. Сгенерированный дизайн exampФайл представляет собой полную систему EMIF, состоящую из IP-адреса EMIF и драйвера, который генерирует случайный трафик для проверки интерфейса памяти.

Для получения подробной информации об отдельных параметрах см. соответствующую главу для вашего протокола памяти в Руководстве пользователя IP-интерфейсов внешней памяти Intel Arria 10.

Генерация Synthesizable EMIF Design Example

Для комплектов разработки Intel Arria 10 существуют предустановки, которые автоматически настраивают IP-адрес EMIF и генерируют выводы для конкретной платы.

1. Убедитесь, что окно Presets видно. Если окно Presets не отображается, отобразите его, выбрав View ➤ Предустановки.
2. В окне Presets выберите соответствующий пресет комплекта разработки и нажмите Apply.
3. Настройте IP-адрес EMIF и нажмите «Создать Ex».ample Дизайн в правом верхнем углу окна.
4. Укажите каталог для проекта EMIF example и нажмите ОК. Успешное создание дизайна EMIF exampле создает следующее files в каталоге Wii.

Рисунок 3. Сгенерированный синтезируемый дизайн Example File Структура

Примечание: Если вы не установите флажок «Моделирование» или «Синтез», целевой каталог будет содержать проект Platform Designer. files, которые не компилируются программным обеспечением Intel Quartus Prime напрямую, но могут быть viewотредактировано или отредактировано в конструкторе платформ. В этой ситуации вы можете запустить следующие команды для создания синтеза и моделирования file наборы.

• Чтобы создать компилируемый проект, вы должны запустить скрипт quartus_sh -t make_qii_design.tcl в целевом каталоге.
• Чтобы создать проект моделирования, вы должны запустить сценарий quartus_sh -t make_sim_design.tcl в целевом каталоге.
• Раскрывающееся меню «Выбрать плату» в этом разделе применяет соответствующие назначения контактов комплекта разработки к бывшей плате.ampдизайн.
• Этот параметр доступен только при включении флажка Synthesis в ExampЛе Дизайн Fileсекция.
• Этот параметр должен соответствовать применяемому комплекту разработки, иначе появится сообщение об ошибке.
• Если в раскрывающемся списке «Выбор платы» отображается значение «Нет», это указывает на то, что текущий выбор параметров не соответствует ни одной конфигурации комплекта разработки. Вы можете применить специфичный для комплекта разработки IP-адрес и соответствующие настройки параметров, выбрав один из пресетов в библиотеке пресетов. При применении предустановки текущий IP-адрес и другие настройки параметров устанавливаются в соответствии с выбранной предустановкой. Если вы хотите сохранить текущие настройки, сделайте это до выбора предустановки. Если вы выбрали предустановку без сохранения предыдущих настроек, вы всегда можете сохранить новые предустановки под другим именем.
• Если вы хотите сгенерировать exampдизайн для использования на вашей собственной доске, установите для параметра «Выбрать доску» значение «Нет», сгенерируйтеample design, а затем добавьте ограничения на расположение выводов.

Сопутствующая информация

• Синтез Эксample Дизайн на стр. 17
• Описание IP-параметров Intel Arria 10 EMIF для DDR3
• Описание IP-параметров Intel Arria 10 EMIF для DDR4
• Описание IP-параметров Intel Arria 10 EMIF для QDRII/II+/Xtreme
• Описание IP-параметров Intel Arria 10 EMIF для QDR-IV
• Описание IP-параметров EMIF Intel Arria 10 для RLDRAM 3
• Описание IP-параметров Intel Arria 10 EMIF для LPDDR3

Генерация EMIF Design Exampле для моделирования

Для комплектов разработки Intel Arria 10 существуют предустановки, которые автоматически настраивают IP-адрес EMIF и генерируют выводы для конкретной платы.

1. Убедитесь, что окно Presets видно. Если окно Presets не отображается, отобразите его, выбрав View ➤ Предустановки.
2. В окне Presets выберите соответствующий пресет комплекта разработки и нажмите Apply.
3. Настройте IP-адрес EMIF и нажмите «Создать Ex».ample Дизайн в правом верхнем углу окна.
4. Укажите каталог для проекта EMIF example и нажмите ОК.

Успешное создание дизайна EMIF exampле создает несколько file наборы для различных поддерживаемых симуляторов в каталоге sim/ed_sim.
Рис. 4. Сгенерированный проект моделирования Example File Структура

Примечание. Если вы не установите флажок «Моделирование» или «Синтез», целевой каталог будет содержать проект Platform Designer. files, которые не компилируются программным обеспечением Intel Quartus Prime напрямую, но могут быть viewотредактировано или отредактировано в конструкторе платформ. В этой ситуации вы можете запустить следующие команды для создания синтеза и моделирования file наборы.

• Чтобы создать компилируемый проект, вы должны запустить скрипт quartus_sh -t make_qii_design.tcl в целевом каталоге.
• Чтобы создать проект моделирования, вы должны запустить сценарий quartus_sh -t make_sim_design.tcl в целевом каталоге.

Сопутствующая информация

• Моделирование Example Дизайн на стр. 19
• Intel Arria 10 EMIF IP — имитация памяти IP

Моделирование по сравнению с аппаратной реализацией

Для имитации интерфейса внешней памяти можно выбрать либо пропуск калибровки, либо полную калибровку на вкладке «Диагностика» во время генерации IP.
Имитационные модели ЭМИФ
В этой таблице сравниваются характеристики модели калибровки с пропуском и полной калибровки.
Таблица 2. Имитационные модели EMIF: калибровка с пропуском и полная калибровка

Пропустить калибровку	Полная калибровка
Моделирование на системном уровне с акцентом на пользовательскую логику.	Моделирование интерфейса памяти с упором на калибровку.
Детали калибровки не фиксируются.	Захватывает все сtages калибровки.
продолжение…

Пропустить калибровку	Полная калибровка
Имеет возможность хранить и извлекать данные.	Включает выравнивание, побитовое выравнивание и т. д.
Представляет точную эффективность.
Не учитывает перекос доски.

Моделирование RTL по сравнению с аппаратной реализацией
В этой таблице показаны основные различия между моделированием EMIF и аппаратной реализацией.
Таблица 3. Моделирование EMIF RTL в сравнении с аппаратной реализацией

Моделирование RTL	Аппаратная реализация
Код инициализации и калибровки Nios® выполняется параллельно.	Код инициализации и калибровки Nios выполняется последовательно.
Интерфейсы выставляют сигнал сигнала cal_done одновременно в моделировании.	Операции установщика определяют порядок калибровки, а интерфейсы не утверждают cal_done одновременно.

Вы должны запускать моделирование RTL на основе шаблонов трафика для приложения вашего проекта. Обратите внимание, что симуляция RTL не моделирует задержки трассировки печатной платы, что может привести к несоответствию задержки между симуляцией RTL и аппаратной реализацией.

Моделирование IP интерфейса внешней памяти с помощью ModelSim

Эта процедура показывает, как смоделировать проект EMIF exampле.

1. Запустите программу Mentor Graphics* ModelSim и выберите File ➤ Изменить каталог. Перейдите в каталог sim/ed_sim/mentor в сгенерированном примере проекта.ampпапка.
2. Убедитесь, что окно Transcript отображается в нижней части экрана. Если окно Transcript не отображается, отобразите его, щелкнув View ➤ Стенограмма.
3. В окне Transcript запустите исходный код msim_setup.tcl.
4. После завершения выполнения исходного кода msim_setup.tcl запустите ld_debug в окне Transcript.
5. После завершения работы ld_debug убедитесь, что отображается окно Objects. Если окно «Объекты» не отображается, отобразите его, щелкнув View ➤ Объекты.
6. В окне Objects выберите сигналы, которые вы хотите смоделировать, щелкнув правой кнопкой мыши и выбрав Add Wave.
7. После того, как вы закончите выбирать сигналы для симуляции, выполните run -all в окне Transcript. Моделирование выполняется до тех пор, пока оно не будет завершено.
8. Если имитация не видна, нажмите View ➤ Волна.

Сопутствующая информация

Intel Arria 10 EMIF IP — имитация памяти IP

Расположение контактов для Intel Arria 10 EMIF IP

В этом разделе приведены рекомендации по размещению контактов.

Надview

ПЛИС Intel Arria 10 имеют следующую структуру:

• Каждое устройство содержит 2 столбца ввода-вывода.
• Каждый столбец ввода/вывода содержит до 8 банков ввода/вывода.
• Каждый банк ввода/вывода содержит 4 дорожки.
• Каждая дорожка содержит 12 контактов ввода-вывода общего назначения (GPIO).

Общие рекомендации по выводам

В следующих пунктах приведены общие рекомендации по выводам:

• Убедитесь, что контакты для данного интерфейса внешней памяти находятся в пределах одного столбца ввода-вывода.
• Интерфейсы, охватывающие несколько банков, должны соответствовать следующим требованиям:
  • Банки должны быть рядом друг с другом. Информацию о соседних банках см. в Руководстве пользователя IP-интерфейсов внешней памяти Intel Arria 10.
  • Банк адресов и команд должен находиться в центральном банке, чтобы свести к минимуму задержку. Если интерфейс памяти использует четное количество банков, адрес и банк команд могут находиться в любом из двух центральных банков.
• Неиспользуемые контакты можно использовать в качестве контактов ввода/вывода общего назначения.
• Все адреса, команды и связанные выводы должны находиться в одном банке.
• Выводы адреса, команды и данных могут иметь общий банк при следующих условиях:
  • Выводы адреса, команды и данных не могут совместно использовать полосу ввода/вывода.
  • Только неиспользуемая полоса ввода-вывода в банке адресов и команд может использоваться для выводов данных.

Таблица 4. Общие ограничения выводов

Тип сигнала	Ограничение
Строб данных	Все сигналы, принадлежащие группе DQ, должны находиться на одной и той же дорожке ввода/вывода.
Данные	Связанные выводы DQ должны находиться на одной и той же дорожке ввода-вывода. Контакты DM/DBI должны быть соединены с контактом DQ для правильной работы. Для протоколов, не поддерживающих двунаправленные линии данных, сигналы чтения следует группировать отдельно от сигналов записи.
Адрес и команда	Контакты адреса и команды должны находиться в предопределенных местах в банке ввода-вывода.

Назначение контактов
Если вы применили предустановку комплекта разработки во время создания IP-адреса, все назначения контактов для комплекта разработки создаются автоматически и могут быть проверены в файле .qsf. file который генерируется с дизайном exampле.

Сопутствующая информация

• Intel Arria 10 EMIF IP DDR3
• Intel Arria 10 EMIF IP для DDR4
• Intel Arria 10 EMIF IP для QDRII/II+/Xtreme
• Intel Arria 10 EMIF IP для QDR-IV
• Intel Arria 10 EMIF IP для RLDRAM 3
• IP-адрес Intel Arria 10 EMIF для LPDDR3

Компиляция и программирование Intel Arria 10 EMIF Design Example

После того, как вы сделали необходимые назначения контактов в .qsf file, вы можете скомпилировать дизайн example в программном обеспечении Intel Quartus Prime.

1. Перейдите в папку Intel Quartus Prime, содержащую дизайн exampкаталог ле.
2. Откройте проект Intel Quartus Prime. file, (.qpf).
3. Чтобы начать компиляцию, выберите «Обработка» ➤ «Начать компиляцию». Успешное завершение компиляции генерирует .sof file, что позволяет проекту работать на оборудовании.
4. Чтобы запрограммировать устройство с помощью скомпилированного дизайна, откройте программатор, щелкнув Инструменты ➤ Программатор.
5. В программаторе нажмите Auto Detect для обнаружения поддерживаемых устройств.
6. Выберите устройство Intel Arria 10, а затем нажмите «Изменить». File.
7. Перейдите к сгенерированному файлу ed_synth.sof. file и выберите Открыть.
8. Нажмите Start, чтобы начать программирование устройства Intel Arria 10. Когда устройство успешно запрограммировано, индикатор выполнения в правом верхнем углу окна должен показывать 100 % (успешно).

Отладка Intel Arria 10 EMIF Design Example

Набор инструментов отладки EMIF доступен для помощи в отладке интерфейсов внешней памяти. Инструментарий позволяет отображать поля чтения и записи и создавать глазковые диаграммы. После того, как вы запрограммировали комплект разработчика Intel Arria 10, вы можете проверить его работу с помощью EMIF Debug Toolkit.

1. Чтобы запустить набор инструментов отладки EMIF, выберите «Инструменты» ➤ «Инструменты отладки системы» ➤ «Набор инструментов интерфейса внешней памяти».
2. Щелкните Инициализировать соединения.
3. Щелкните Связать проект с устройством. Появится окно; убедитесь, что выбрано правильное устройство и правильный .sof file выбран.
4. Нажмите «Создать подключение к интерфейсу памяти». Примите настройки по умолчанию, нажав OK.
5. Комплект разработчика Intel Arria 10 теперь настроен для работы с набором инструментов отладки EMIF, и вы можете создать любой из следующих отчетов, дважды щелкнув соответствующий параметр:

• Повторите калибровку. Создает отчет о калибровке, в котором суммируется состояние калибровки для каждой группы DQ/DQS, а также поля для каждого контакта DQ/DQS.
• Маржа драйвера. Создает отчет, в котором суммируются поля чтения и записи для каждого контакта ввода-вывода. Это отличается от маржи калибровки, потому что маржа драйвера фиксируется во время трафика пользовательского режима, а не во время калибровки.
• Создайте глазковую диаграмму. Генерирует глазковые диаграммы чтения и записи для каждого вывода DQ на основе шаблонов калибровочных данных.
• Калибровка терминации. Подметает различные значения завершения и сообщает о полях, которые обеспечивает каждое значение завершения. Используйте эту функцию, чтобы помочь выбрать оптимальное окончание для интерфейса памяти.

Дизайн Example Описание интерфейсов внешней памяти Intel Arria 10 FPGA IP

Когда вы параметризуете и генерируете свой IP-адрес EMIF, вы можете указать, что система создает каталоги для моделирования и синтеза. file наборы и генерировать file устанавливает автоматически. Если вы выберете Simulation или Synthesis в разделе ExampЛе Дизайн Fileс на эксampНа вкладке «Модели» система создает полную симуляцию. file набор или полный синтез file установить в соответствии с вашим выбором.

Синтез ЭксampЛе Дизайн

Синтез exampПроект файла содержит основные блоки, показанные на рисунке ниже.

• Генератор трафика, который представляет собой синтезируемый Avalon®-MM exampФайловый драйвер, который реализует псевдослучайный шаблон чтения и записи по параметризованному числу адресов. Генератор трафика также отслеживает данные, считанные из памяти, чтобы убедиться, что они совпадают с записанными данными, и констатирует сбой в противном случае.
• Экземпляр интерфейса памяти, который включает в себя:
  • Контроллер памяти, который является модератором между интерфейсом Avalon-MM и интерфейсом AFI.
  • PHY, который служит интерфейсом между контроллером памяти и внешними устройствами памяти для выполнения операций чтения и записи.

Рисунок 5. Синтез ExampЛе Дизайн

Если вы используете функцию Ping Pong PHY, синтез exampСхема включает два генератора трафика, выдающих команды двум независимым устройствам памяти через два независимых контроллера и общий физический уровень, как показано на следующем рисунке.

Рисунок 6. Синтез ExampLe Design для пинг-понга PHY

Если вы используете RLDRAM 3, генератор трафика в синтезе exampПроект напрямую связывается с PHY с помощью AFI, как показано на следующем рисунке.
Рисунок 7. Синтез Example Design для интерфейсов RLDRAM 3

Примечание: Если для одного или нескольких параметров «Режим совместного использования PLL», «Режим совместного использования DLL» или «Режим совместного использования OCT» задано любое значение, кроме «Нет совместного использования»,ampПроект файла будет содержать два экземпляра генератора трафика/интерфейса памяти. Два экземпляра интерфейса генератора трафика/памяти связаны только общими соединениями PLL/DLL/OCT, как определено настройками параметров. Экземпляры интерфейса генератора трафика/памяти демонстрируют, как вы можете создавать такие соединения в своих собственных проектах.

Примечание: Сторонний поток синтеза, как описано в Руководстве пользователя Intel Quartus Prime Standard Edition: Сторонний синтез не поддерживается для EMIF IP.
Сопутствующая информация
Генерация Synthesizable EMIF Design Example на странице 7

Моделирование ExampЛе Дизайн

Моделирование эксampПроект файла содержит основные блоки, показанные на следующем рисунке.

• Пример синтеза exampле дизайн. Как описано в предыдущем разделе, синтез exampПроект файла содержит генератор трафика и экземпляр интерфейса памяти. Эти блоки по умолчанию используют абстрактные модели симуляции, где это подходит для быстрой симуляции.
• Модель памяти, которая действует как общая модель, соответствующая спецификациям протокола памяти. Часто поставщики памяти предоставляют имитационные модели для своих конкретных компонентов памяти, которые можно загрузить с их веб-сайта. webсайты.
• Средство проверки состояния, которое отслеживает сигналы состояния от IP-интерфейса внешней памяти и генератора трафика, чтобы сигнализировать об общем состоянии прохождения или сбоя.

Рисунок 8. Моделирование ExampЛе Дизайн

Если вы используете функцию Ping Pong PHY, симуляция exampСхема включает два генератора трафика, выдающих команды двум независимым устройствам памяти через два независимых контроллера и общий физический уровень, как показано на следующем рисунке.

Рисунок 9. Моделирование ExampLe Design для пинг-понга PHY

Если вы используете RLDRAM 3, генератор трафика в симуляции exampПроект напрямую связывается с PHY с помощью AFI, как показано на следующем рисунке.

Рисунок 10. Моделирование Example Design для интерфейсов RLDRAM 3

Сопутствующая информация
Генерация EMIF Design Example для моделирования на стр. 10

ExampВкладка интерфейса Le Designs

Редактор параметров включает Exampвкладка «Проекты», которая позволяет вам параметрировать и генерировать вашиampле дизайн.l

Рисунок 11. ExampВкладка «Проекты» в редакторе параметров интерфейсов внешней памяти

Доступно Exampсекция дизайнов
Раскрывающееся меню «Выбрать дизайн» позволяет выбрать желаемый образец.ampле дизайн. В настоящее время EMIF Example Дизайн — единственный доступный вариант, выбранный по умолчанию.

История изменений документа для интерфейсов внешней памяти Intel Arria 10 FPGA IP Design ExampРуководство пользователя

Версия документа	Версия Intel Quartus Prime	Изменения
2021.03.29	21.1	• В Example Дизайн Быстрый старт глава, удалены ссылки на симулятор NCSim*.
2018.09.24	18.1	• Обновлены данные в Генерация Synthesizable EMIF Design Example и Генерация EMIF Design Exampле для моделирования темы.
2018.05.07	18.0	• Название документа изменено с Интерфейсы внешней памяти Intel Arria 10 IP Design ExampРуководство пользователя к Интерфейсы внешней памяти Intel Arria 10 FPGA IP Design ExampРуководство пользователя. • Исправлены маркеры в Надview раздел Расположение контактов для Intel Arria 10 EMIF IP тема.

Дата	Версия	Изменения
ноябрь 2017	2017.11.06	Первоначальный выпуск.

Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.

• Другие названия и бренды могут быть заявлены как собственность других лиц.

Документы/Ресурсы

Интерфейсы внешней памяти Intel UG-20118 Arria 10 FPGA IP Design Example [pdf] Руководство пользователя UG-20118 Интерфейсы внешней памяти Arria 10 FPGA IP Design Example, UG-20118, Интерфейсы внешней памяти Arria 10 FPGA IP Design Example, Интерфейсы Arria 10 FPGA IP Design Exampле, 10 FPGA IP Design Example

Ссылки

• Руководство пользователя