intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Examplogo

intel UG-20118 Antarmuka Memori Eksternal Arria 10 FPGA IP Design Example

intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-produk

Desain ExampPanduan Memulai Cepat untuk Antarmuka Memori Eksternal Intel® Arria® 10 FPGA IP

Antarmuka baru dan desain yang lebih otomatis, misample flow tersedia untuk antarmuka memori eksternal Intel® Arria® 10.
Sang mantanampTab le Designs di editor parameter memungkinkan Anda untuk menentukan pembuatan sintesis dan simulasi file set yang dapat Anda gunakan untuk memvalidasi IP EMIF Anda.
Anda dapat menghasilkan mantanampdesain file khusus untuk kit pengembangan Intel FPGA, atau untuk IP EMIF apa pun yang Anda hasilkan.

Gambar 1. Desain Umum Kelample Alur Kerja

Desain Exampleintel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-1

Gambar 2. Menghasilkan EMIF ExampDesain dengan Kit Pengembangan Intel Arria 10

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak mengubah produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.

  • Nama dan merek lain dapat diklaim sebagai milik orang lain.
Membuat Proyek EMIF

Untuk perangkat lunak Intel Quartus® Prime versi 17.1 dan yang lebih baru, Anda harus membuat proyek Intel Quartus Prime sebelum membuat IP EMIF dan desain exampsaya.

  1. Luncurkan perangkat lunak Intel Quartus Prime dan pilih File ➤ Wisaya Proyek Baru. Klik Berikutnya.intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-3
  2. Tentukan direktori dan nama untuk proyek yang ingin Anda buat. Klik Berikutnya.intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-4
  3. Verifikasi bahwa Proyek Kosong dipilih. Klik Berikutnya dua kali.intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-5
  4. Di bawah filter Nama, ketik nomor komponen perangkat.
  5. Di bawah Perangkat yang tersedia, pilih perangkat yang sesuai.intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-6
  6. Klik Selesai.

Menghasilkan dan Mengonfigurasi IP EMIF

Langkah-langkah berikut mengilustrasikan cara membuat dan mengonfigurasi IP EMIF. Langkah-langkahnya serupa, apa pun protokol memori yang Anda targetkan.

  1. Di jendela Katalog IP, pilih Antarmuka Memori Eksternal Intel Arria 10. (Jika jendela Katalog IP tidak terlihat, pilih View ➤ Utilitas Windows ➤ Katalog IP.)intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-7
  2. Di Editor Parameter IP, berikan nama entitas untuk IP EMIF (nama yang Anda berikan di sini menjadi file nama untuk IP) dan tentukan direktori. Klik Buat.intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-8
  3. Editor parameter memiliki banyak tab tempat Anda harus mengonfigurasi parameter untuk mencerminkan implementasi EMIF Anda:
Panduan Editor Parameter EMIF Intel Arria 10

Tabel 1. Panduan Editor Parameter EMIF

Tab Editor Parameter Pedoman
Umum Pastikan bahwa parameter berikut dimasukkan dengan benar:

• Nilai kecepatan perangkat.

• Frekuensi jam memori.

• Frekuensi jam referensi PLL.

Ingatan • Lihat lembar data untuk perangkat memori Anda untuk memasukkan parameter pada Ingatan tab.

• Anda juga harus memasukkan lokasi spesifik untuk pin ALERT#. (Hanya berlaku untuk protokol memori DDR4.)

Mem masukan/keluaran • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di

Nona I/O tab.

• Untuk validasi desain lanjutan, Anda harus melakukan simulasi papan untuk memperoleh pengaturan terminasi yang optimal.

Masukan/Keluaran FPGA • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di

Masukan/Keluaran FPGA tab.

• Untuk validasi desain lanjutan, Anda harus melakukan simulasi papan dengan model IBIS terkait untuk memilih standar I/O yang sesuai.

Waktu Mem • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di

Waktu Mem tab.

• Untuk validasi desain tingkat lanjut, Anda harus memasukkan parameter sesuai dengan lembar data perangkat memori Anda.

Papan • Untuk penyelidikan proyek awal, Anda dapat menggunakan pengaturan default di

Papan tab.

• Untuk validasi desain tingkat lanjut dan penutupan waktu yang akurat, Anda harus melakukan simulasi papan untuk memperoleh intersymbol interference (ISI)/crosstalk dan informasi kemiringan papan dan paket yang akurat, dan memasukkannya di Papan tab.

Pengendali Tetapkan parameter pengontrol sesuai dengan konfigurasi dan perilaku yang diinginkan untuk pengontrol memori Anda.
Diagnostik Anda dapat menggunakan parameter pada Diagnostik tab untuk membantu menguji dan men-debug antarmuka memori Anda.
Example Desain Itu Example Desain tab memungkinkan Anda menghasilkan ex desainampfile untuk sintesis dan untuk simulasi. Desain yang dihasilkan example adalah sistem EMIF lengkap yang terdiri dari IP EMIF dan driver yang menghasilkan lalu lintas acak untuk memvalidasi antarmuka memori.

Untuk informasi terperinci tentang parameter individual, lihat bab yang sesuai untuk protokol memori Anda di Panduan Pengguna IP Antarmuka Memori Eksternal Intel Arria 10.

Menghasilkan Desain EMIF yang Dapat Disintesis Example

Untuk kit pengembangan Intel Arria 10, ada prasetel yang secara otomatis membuat parameterisasi IP EMIF dan menghasilkan pinout untuk papan tertentu.

  1. Pastikan jendela Preset terlihat. Jika jendela Preset tidak terlihat, tampilkan dengan memilih View ➤ Preset.
  2. Di jendela Preset, pilih preset kit pengembangan yang sesuai dan klik Terapkan.intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-9
  3. Konfigurasikan IP EMIF dan klik Hasilkan Example Design di pojok kanan atas jendela.
  4. Tentukan direktori untuk desain EMIF example dan klik OK. Generasi sukses dari desain EMIF example membuat yang berikut ini fileberada di bawah direktori Wii.

Gambar 3. Generate Synthesizable Design Example File Strukturintel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-11

Catatan: Jika Anda tidak memilih kotak centang Simulasi atau Sintesis, direktori tujuan akan berisi desain Perancang Platform files, yang tidak dapat dikompilasi oleh perangkat lunak Intel Quartus Prime secara langsung, tetapi dapat dikompilasi viewdiedit atau disunting di bawah Platform Designer. Dalam situasi ini, Anda dapat menjalankan perintah berikut untuk menghasilkan sintesis dan simulasi file set.

  • Untuk membuat proyek yang dapat dikompilasi, Anda harus menjalankan skrip quartus_sh -t make_qii_design.tcl di direktori tujuan.
  • Untuk membuat proyek simulasi, Anda harus menjalankan skrip quartus_sh -t make_sim_design.tcl di direktori tujuan.
  • Pulldown Pilih papan di bagian ini menerapkan penugasan pin kit pengembangan yang sesuai ke papan pengembangan.ampdesain.
  • Pengaturan ini hanya tersedia saat Anda mengaktifkan kotak centang Sintesis di Example Desain Filebagian s.
  • Pengaturan ini harus sesuai dengan kit pengembangan yang diterapkan, atau pesan kesalahan akan muncul.
  • Jika nilai None muncul di menu tarik-turun Select board, ini menunjukkan bahwa pilihan parameter saat ini tidak cocok dengan konfigurasi kit pengembangan apa pun. Anda dapat menerapkan IP khusus kit pengembangan dan pengaturan parameter terkait dengan memilih salah satu prasetel dari pustaka prasetel. Saat Anda menerapkan prasetel, IP saat ini dan pengaturan parameter lainnya diatur agar sesuai dengan prasetel yang dipilih. Jika Anda ingin menyimpan pengaturan saat ini, Anda harus melakukannya sebelum memilih prasetel. Jika Anda memilih prasetel tanpa menyimpan pengaturan sebelumnya, Anda selalu dapat menyimpan pengaturan prasetel baru dengan nama yang berbeda
  • Jika Anda ingin membuat exampdesain untuk digunakan pada papan Anda sendiri, atur Pilih papan ke Tidak Ada, hasilkan contohampdesain, lalu tambahkan batasan lokasi pin.

Informasi Terkait

  • Sintesis Kelample Desain pada halaman 17
  • Deskripsi Parameter IP EMIF Intel Arria 10 untuk DDR3
  • Deskripsi Parameter IP EMIF Intel Arria 10 untuk DDR4
  • Deskripsi Parameter IP EMIF Intel Arria 10 untuk QDRII/II+/Xtreme
  • Deskripsi Parameter IP EMIF Intel Arria 10 untuk QDR-IV
  • Deskripsi Parameter IP EMIF Intel Arria 10 untuk RLDRAM 3
  • Deskripsi Parameter IP EMIF Intel Arria 10 untuk LPDDR3

Menghasilkan Desain EMIF Example untuk Simulasi

Untuk kit pengembangan Intel Arria 10, ada prasetel yang secara otomatis membuat parameterisasi IP EMIF dan menghasilkan pinout untuk papan tertentu.

  1. Pastikan jendela Preset terlihat. Jika jendela Preset tidak terlihat, tampilkan dengan memilih View ➤ Preset.
  2. Di jendela Preset, pilih preset kit pengembangan yang sesuai dan klik Terapkan.intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-12
  3. Konfigurasikan IP EMIF dan klik Hasilkan Example Design di pojok kanan atas jendela.intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-13
  4. Tentukan direktori untuk desain EMIF example dan klik OK.

Generasi sukses dari desain EMIF example menciptakan banyak file set untuk berbagai simulator yang didukung, di bawah direktori sim/ed_sim.
Gambar 4. Rancangan Simulasi yang Dihasilkan Kelample File Strukturintel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-14

Catatan: Jika Anda tidak mencentang kotak Simulasi atau Sintesis, direktori tujuan akan berisi desain Perancang Platform files, yang tidak dapat dikompilasi oleh perangkat lunak Intel Quartus Prime secara langsung, tetapi dapat dikompilasi viewdiedit atau diedit di bawah Perancang Platform. Dalam situasi ini Anda dapat menjalankan perintah berikut untuk menghasilkan sintesis dan simulasi file set.

  • Untuk membuat proyek yang dapat dikompilasi, Anda harus menjalankan skrip quartus_sh -t make_qii_design.tcl di direktori tujuan.
  • Untuk membuat proyek simulasi, Anda harus menjalankan skrip quartus_sh -t make_sim_design.tcl di direktori tujuan.

Informasi Terkait

  • Simulasi Kelample Desain pada halaman 19
  • Intel Arria 10 EMIF IP – Simulasi IP Memori

Simulasi Versus Implementasi Perangkat Keras

Untuk simulasi antarmuka memori eksternal, Anda dapat memilih melewatkan kalibrasi atau kalibrasi penuh pada tab Diagnostik selama pembuatan IP.
Model Simulasi EMIF
Tabel ini membandingkan karakteristik model kalibrasi lewati dan kalibrasi penuh.
Tabel 2. Model Simulasi EMIF: Lewati Kalibrasi versus Kalibrasi Penuh

Lewati Kalibrasi Kalibrasi Penuh
Simulasi tingkat sistem yang berfokus pada logika pengguna. Simulasi antarmuka memori berfokus pada kalibrasi.
Rincian kalibrasi tidak ditangkap. Menangkap semua stages kalibrasi.
lanjutan…
Lewati Kalibrasi Kalibrasi Penuh
Memiliki kemampuan untuk menyimpan dan mengambil data. Termasuk leveling, per-bit deskew, dll.
Mewakili efisiensi yang akurat.
Tidak mempertimbangkan kemiringan papan.

Simulasi RTL Versus Implementasi Perangkat Keras
Tabel ini menyoroti perbedaan utama antara simulasi EMIF dan implementasi perangkat keras.
Tabel 3. Simulasi RTL EMIF Versus Implementasi Perangkat Keras

Simulasi RTL Implementasi Perangkat Keras
Kode inisialisasi dan kalibrasi Nios® dijalankan secara paralel. Kode inisialisasi dan kalibrasi Nios dijalankan secara berurutan.
Antarmuka menyatakan sinyal sinyal cal_done secara bersamaan dalam simulasi. Operasi yang lebih sesuai menentukan urutan kalibrasi, dan antarmuka tidak menyatakan kal_selesai secara bersamaan.

Anda harus menjalankan simulasi RTL berdasarkan pola lalu lintas untuk aplikasi desain Anda. Perhatikan bahwa simulasi RTL tidak memodelkan penundaan pelacakan PCB yang dapat menyebabkan perbedaan latensi antara simulasi RTL dan implementasi perangkat keras.

Mensimulasikan IP Antarmuka Memori Eksternal Dengan ModelSim

Prosedur ini menunjukkan bagaimana mensimulasikan ex desain EMIFampsaya.

  1. Luncurkan perangkat lunak Mentor Graphics* ModelSim dan pilih File ➤ Ubah Direktori. Arahkan ke direktori sim/ed_sim/mentor di dalam ex desain yang dihasilkanampfolder file.
  2. Pastikan jendela Transkrip ditampilkan di bagian bawah layar. Jika jendela Transkrip tidak terlihat, tampilkan dengan mengklik View ➤ Transkrip.
  3. Di jendela Transkrip, jalankan source msim_setup.tcl.
  4. Setelah source msim_setup.tcl selesai dijalankan, jalankan ld_debug di jendela Transkrip.
  5. Setelah ld_debug selesai berjalan, pastikan jendela Objek ditampilkan. Jika jendela Objek tidak terlihat, tampilkan dengan mengklik View ➤ Objek.
  6. Di jendela Objek, pilih sinyal yang ingin Anda simulasikan dengan mengklik kanan dan memilih Tambahkan Gelombang.
  7. Setelah Anda selesai memilih sinyal untuk simulasi, jalankan run -all di jendela Transcript. Simulasi akan berjalan hingga selesai.
  8. Jika simulasi tidak terlihat, klik View ➤ Gelombang.

Informasi Terkait

Intel Arria 10 EMIF IP – Simulasi IP Memori

Penempatan Pin untuk IP EMIF Intel Arria 10

Topik ini memberikan panduan untuk penempatan pin.

Lebihview

FPGA Intel Arria 10 memiliki struktur berikut:

  • Setiap perangkat berisi 2 kolom I/O.
  • Setiap kolom I/O berisi hingga 8 bank I/O.
  • Setiap bank I/O berisi 4 jalur.
  • Setiap jalur berisi 12 pin I/O (GPIO) tujuan umum.
Pedoman Pin Umum

Poin-poin berikut memberikan panduan pin umum:

  • Pastikan pin untuk antarmuka memori eksternal tertentu berada dalam satu kolom I/O.
  • Antarmuka yang menjangkau banyak bank harus memenuhi persyaratan berikut:
    • Bank-bank harus berdekatan satu sama lain. Untuk informasi tentang bank-bank yang berdekatan, lihat Panduan Pengguna IP Antarmuka Memori Eksternal Intel Arria 10.
    • Alamat dan bank perintah harus berada di bank pusat untuk meminimalkan latensi. Jika antarmuka memori menggunakan jumlah bank genap, bank alamat dan perintah dapat berada di salah satu dari dua bank pusat.
  • Pin yang tidak terpakai dapat digunakan sebagai pin I/O tujuan umum.
  • Semua alamat dan perintah serta pin terkait harus berada dalam satu bank.
  • Alamat dan pin perintah dan data dapat berbagi bank dengan ketentuan sebagai berikut:
    • Pin alamat dan perintah dan data tidak dapat berbagi jalur I/O.
    • Hanya jalur I/O yang tidak terpakai di alamat dan bank perintah yang dapat digunakan untuk pin data.

Tabel 4. Kendala Pin Umum

Jenis Sinyal Kendala
strobo data Semua sinyal milik grup DQ harus berada di jalur I/O yang sama.
Data Pin DQ terkait harus berada di jalur I/O yang sama. Pin DM/DBI harus dipasangkan dengan pin DQ agar dapat beroperasi dengan benar. Untuk protokol yang tidak mendukung jalur data dua arah, sinyal baca harus dikelompokkan secara terpisah dari sinyal tulis.
Alamat dan Komando Pin Alamat dan Perintah harus berada di lokasi yang telah ditentukan dalam bank I/O.

Pin Tugas
Jika Anda menerapkan preset kit pengembangan selama pembuatan IP, semua penugasan pin untuk kit pengembangan dibuat secara otomatis dan dapat diverifikasi dalam .qsf file yang dihasilkan dengan desain exampsaya.

Informasi Terkait

  • Kartu Memori Intel Arria 10 EMIF DDR3
  • Intel Arria 10 EMIF IP untuk DDR4
  • IP EMIF Intel Arria 10 untuk QDRII/II+/Xtreme
  • IP EMIF Intel Arria 10 untuk QDR-IV
  • Intel Arria 10 EMIF IP untuk RLDRAM 3
  • Intel Arria 10 EMIF IP untuk LPDDR3

Mengkompilasi dan Memprogram Desain EMIF Intel Arria 10ample

Setelah Anda membuat penetapan pin yang diperlukan di .qsf file, Anda dapat mengkompilasi ex desainampfile dalam perangkat lunak Intel Quartus Prime.

  1. Arahkan ke folder Intel Quartus Prime yang berisi design exampdirektori.
  2. Buka proyek Intel Quartus Prime file, (.qpf).
  3. Untuk memulai kompilasi, klik Processing ➤ Start Compilation. Penyelesaian kompilasi yang berhasil menghasilkan .sof file, yang memungkinkan desain berjalan di perangkat keras.
  4. Untuk memprogram perangkat Anda dengan desain yang telah disusun, buka programmer dengan mengklik Tools ➤ Programmer.
  5. Di pemrogram, klik Deteksi Otomatis untuk mendeteksi perangkat yang didukung.
  6. Pilih perangkat Intel Arria 10 lalu pilih Ubah File.
  7. Arahkan ke ed_synth.sof yang dihasilkan file dan pilih Buka.
  8. Klik Mulai untuk memulai pemrograman perangkat Intel Arria 10. Bila perangkat berhasil diprogram, bilah kemajuan di kanan atas jendela akan menunjukkan 100% (Berhasil).

Mendebug Desain EMIF Intel Arria 10 Example

EMIF Debug Toolkit tersedia untuk membantu dalam men-debug desain antarmuka memori eksternal. Toolkit ini memungkinkan Anda untuk menampilkan margin baca dan tulis serta membuat diagram mata. Setelah Anda memprogram kit pengembangan Intel Arria 10, Anda dapat memverifikasi operasinya menggunakan EMIF Debug Toolkit.

  1. Untuk meluncurkan EMIF Debug Toolkit, navigasikan ke Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
  2. Klik Inisialisasi Koneksi.
  3. Klik Tautkan Proyek ke perangkat. Sebuah jendela muncul; verifikasi bahwa perangkat yang benar telah dipilih dan .sof yang benar file dipilih.
  4. Klik Buat Koneksi Antarmuka Memori. Terima pengaturan default dengan mengklik OK.
  5. Kit pengembangan Intel Arria 10 sekarang disiapkan untuk berfungsi dengan EMIF Debug Toolkit, dan Anda dapat membuat salah satu laporan berikut dengan mengklik dua kali pada opsi yang sesuai:
  • Jalankan kembali kalibrasi. Menghasilkan laporan kalibrasi yang meringkas status kalibrasi per grup DQ/DQS bersama dengan margin untuk setiap pin DQ/DQS.
  • Margin Pengemudi. Menghasilkan laporan yang merangkum margin baca dan tulis per pin I/O. Ini berbeda dari margin kalibrasi karena margin driver ditangkap selama lalu lintas mode pengguna daripada selama kalibrasi
  • Hasilkan Diagram Mata. Menghasilkan diagram mata baca dan tulis untuk setiap pin DQ berdasarkan pola data kalibrasi.
  • Mengkalibrasi Pemutusan. Menyapu nilai terminasi yang berbeda dan melaporkan margin yang disediakan oleh setiap nilai terminasi. Gunakan fitur ini untuk membantu memilih penghentian optimal untuk antarmuka memori.

Desain ExampDeskripsi untuk Antarmuka Memori Eksternal Intel Arria 10 FPGA IP

Saat Anda membuat parameter dan membuat IP EMIF, Anda dapat menentukan agar sistem membuat direktori untuk simulasi dan sintesis file set, dan menghasilkan file mengatur secara otomatis. Jika Anda memilih Simulasi atau Sintesis di bawah Kelample Desain Fileada di Example Designs, sistem membuat simulasi lengkap file mengatur atau sintesis lengkap file atur, sesuai dengan pilihan Anda.

Sintesis Kelample Desain

Sintesis eksampDesain file berisi blok utama yang ditunjukkan pada gambar di bawah ini.

  • Generator lalu lintas, yang merupakan Avalon®-MM ex yang dapat disintesisample driver yang mengimplementasikan pola pseudo-acak membaca dan menulis ke sejumlah alamat berparameter. Generator lalu lintas juga memantau data yang dibaca dari memori untuk memastikannya cocok dengan data tertulis dan sebaliknya menyatakan kegagalan.
  • Contoh antarmuka memori, yang meliputi:
    • Pengontrol memori yang memoderasi antara antarmuka Avalon-MM dan antarmuka AFI.
    • PHY, yang berfungsi sebagai antarmuka antara pengontrol memori dan perangkat memori eksternal untuk melakukan operasi baca dan tulis.

Gambar 5 Sintesis Example Desainintel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-15

Jika Anda menggunakan fitur Ping Pong PHY, sintesis exampDesain file mencakup dua generator lalu lintas yang mengeluarkan perintah ke dua perangkat memori independen melalui dua pengontrol independen dan PHY umum, seperti yang ditunjukkan pada gambar berikut.

Gambar 6 Sintesis Example Desain untuk Ping Pong PHYintel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-18

Jika Anda menggunakan RLDRAM 3, generator lalu lintas di ex sintesisample desain berkomunikasi langsung dengan PHY menggunakan AFI, seperti yang ditunjukkan pada gambar berikut.
Gambar 7 Sintesis Example Desain untuk Antarmuka RLDRAM 3intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-19

Catatan: Jika satu atau lebih parameter Mode Berbagi PLL, Mode Berbagi DLL, atau Mode Berbagi OCT diatur ke nilai selain Tanpa Berbagi, maka sintesis akan gagal.ampdesain file akan berisi dua instance generator lalu lintas/antarmuka memori. Dua instance antarmuka generator/memori lalu lintas hanya terkait dengan koneksi PLL/DLL/OCT bersama seperti yang ditentukan oleh pengaturan parameter. Instance antarmuka generator/memori lalu lintas menunjukkan bagaimana Anda dapat membuat koneksi semacam itu dalam desain Anda sendiri.

Catatan: Alur sintesis pihak ketiga seperti yang dijelaskan dalam Panduan Pengguna Intel Quartus Prime Standard Edition: Sintesis pihak ketiga bukan alur yang didukung untuk IP EMIF.
Informasi Terkait
Menghasilkan Desain EMIF yang Dapat Disintesis Exampada di halaman 7

Simulasi Kelample Desain

Simulasi exampdesain file berisi blok utama yang ditunjukkan pada gambar berikut.

  • Contoh sintesis exampdesain le. Seperti dijelaskan pada bagian sebelumnya, sintesis exampdesain file berisi generator lalu lintas dan turunan dari antarmuka memori. Blok ini default untuk model simulasi abstrak yang sesuai untuk simulasi cepat.
  • Model memori, yang bertindak sebagai model generik yang mematuhi spesifikasi protokol memori. Seringkali, vendor memori menyediakan model simulasi untuk komponen memori khusus mereka yang dapat Anda unduh dari mereka websitus.
  • Pemeriksa status, yang memantau sinyal status dari IP antarmuka memori eksternal dan generator lalu lintas, untuk memberi sinyal kondisi lulus atau gagal secara keseluruhan.

Gambar 8. Simulasi Example Desainintel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-18

Jika Anda menggunakan fitur Ping Pong PHY, simulasi exampDesain file mencakup dua generator lalu lintas yang mengeluarkan perintah ke dua perangkat memori independen melalui dua pengontrol independen dan PHY umum, seperti yang ditunjukkan pada gambar berikut.

Gambar 9. Simulasi Example Desain untuk Ping Pong PHYintel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-19

Jika Anda menggunakan RLDRAM 3, generator lalu lintas dalam simulasi example desain berkomunikasi langsung dengan PHY menggunakan AFI, seperti yang ditunjukkan pada gambar berikut.

Gambar 10. Simulasi Example Desain untuk Antarmuka RLDRAM 3intel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-20

Informasi Terkait
Menghasilkan Desain EMIF Example untuk Simulasi di halaman 10

Example Desain Tab Antarmuka

Editor parameter menyertakan Examptab le Designs yang memungkinkan Anda membuat parameter dan menghasilkan mantan Andaample desain.l

Gambar 11. ContohampTab Desain di Editor Parameter Antarmuka Memori Eksternalintel-UG-20118-Eksternal-Memori-Antarmuka-Arria-10-FPGA-IP-Design-Example-gambar-21

Tersedia Kelample Bagian Desain
Pull-down Select design memungkinkan Anda untuk memilih ex yang diinginkanampdesain le. Saat ini, EMIF Example Design adalah satu-satunya pilihan yang tersedia, dan dipilih secara default.

Riwayat Revisi Dokumen untuk Antarmuka Memori Eksternal Intel Arria 10 FPGA IP Design Example Panduan Pengguna

Versi Dokumen Versi Intel Quartus Prime Perubahan
2021.03.29 21.1 • Di Example Desain Mulai Cepat bab, referensi dihapus ke simulator NCSim *.
2018.09.24 18.1 • Angka yang diperbarui di Menghasilkan Desain EMIF yang Dapat Disintesis Example Dan Menghasilkan Desain EMIF Example untuk Simulasi topik.
2018.05.07 18.0 • Judul dokumen diubah dari Antarmuka Memori Eksternal Intel Arria 10 Desain IP Example Panduan Pengguna ke Antarmuka Memori Eksternal Intel Arria 10 FPGA IP Desain Example Panduan Pengguna.

• Memperbaiki poin-poin penting dalam Lebihview bagian dari Penempatan Pin untuk IP EMIF Intel Arria 10 topik.

Tanggal Versi Perubahan
November

2017

2017.11.06 Rilis awal.

Perusahaan Intel. Seluruh hak cipta. Intel, logo Intel, dan merek Intel lainnya adalah merek dagang dari Intel Corporation atau anak perusahaannya. Intel menjamin performa produk FPGA dan semikonduktornya sesuai spesifikasi saat ini sesuai dengan garansi standar Intel, tetapi berhak melakukan perubahan pada produk dan layanan apa pun kapan saja tanpa pemberitahuan. Intel tidak bertanggung jawab atau berkewajiban yang timbul dari aplikasi atau penggunaan informasi, produk, atau layanan apa pun yang dijelaskan di sini kecuali secara tegas disetujui secara tertulis oleh Intel. Pelanggan Intel disarankan untuk mendapatkan versi terbaru dari spesifikasi perangkat sebelum mengandalkan informasi yang dipublikasikan dan sebelum memesan produk atau layanan.

  • Nama dan merek lain dapat diklaim sebagai milik orang lain.

Dokumen / Sumber Daya

intel UG-20118 Antarmuka Memori Eksternal Arria 10 FPGA IP Design Example [Bahasa Indonesia:] Panduan Pengguna
Antarmuka Memori Eksternal UG-20118 Arria 10 FPGA IP Design Example, UG-20118, Antarmuka Memori Eksternal Arria 10 FPGA Desain IP Example, Antarmuka Arria 10 FPGA Desain IP Example, 10 Desain IP FPGA Example

Referensi

Tinggalkan komentar

Alamat email Anda tidak akan dipublikasikan. Bidang yang wajib diisi ditandai *