Interfaces de memória externa Intel Stratix 10 FPGA IP Design Example

Projeto Example Guia de início rápido para interfaces de memória externa Intel® Stratix® 10 FPGA IP

Uma nova interface e design mais automatizado exampO fluxo está disponível para interfaces de memória externa Intel® Stratix® 10. O exampA guia Designs no editor de parâmetros permite que você especifique a criação de síntese e simulação file conjuntos que você pode usar para validar seu IP EMIF. Você pode gerar um exampdesign de arquivo especificamente para um kit de desenvolvimento Intel FPGA ou para qualquer IP EMIF que você gerar.

Figura 1. Projeto Geral Exampos fluxos de trabalho

Figura 2. Gerando um EMIF Example Design com um kit de desenvolvimento Intel Stratix 10

Criando um Projeto EMIF

Para o software Intel Quartus® Prime versão 17.1 e posterior, você deve criar um projeto Intel Quartus Prime antes de gerar o IP EMIF e projetar exampeu.

1. Inicie o software Intel Quartus Prime e selecione File ➤ Assistente de Novo Projeto. Clique em Avançar.
2. Especifique um diretório e um nome para o projeto que deseja criar. Clique em Avançar.
3. Verifique se Projeto Vazio está selecionado. Clique em Avançar duas vezes.
4. Em Filtro de nome, digite o número de peça do dispositivo.
5. Em Dispositivos disponíveis, selecione o dispositivo apropriado.
6. Clique em Concluir.

Gerando e Configurando o IP EMIF

Os passos seguintes ilustram como gerar e configurar o IP EMIF. Este passo a passo cria uma interface DDR4, mas as etapas são semelhantes para outros protocolos.

1. Na janela Catálogo IP, selecione Interfaces de memória externa Intel Stratix 10. (Se a janela Catálogo IP não estiver visível, selecione View ➤ Janelas de Utilitários ➤ Catálogo IP.)
2. No IP Parameter Editor, forneça um nome de entidade para o IP EMIF (o nome que você fornecer aqui se tornará o file nome para o IP) e especifique um diretório. Clique em Criar.
3. O editor de parâmetros possui várias guias onde você deve configurar parâmetros para refletir sua implementação EMIF:

Diretrizes do editor de parâmetros EMIF Intel Stratix 10

Tabela 1. Diretrizes do Editor de Parâmetros EMIF

Guia do Editor de Parâmetros	Diretrizes
Em geral	Certifique-se de que os seguintes parâmetros foram inseridos corretamente: • O grau de velocidade do dispositivo. • A frequência do clock da memória. • A frequência do relógio de referência PLL.
Memória	• Consulte a folha de dados do seu dispositivo de memória para inserir os parâmetros no Memória aba. • Você também deve inserir um local específico para o alfinete ALERT#. (Aplica-se apenas ao protocolo de memória DDR4.)
Memória E/S	• Para investigações iniciais do projeto, você pode usar as configurações padrão no E/S de memória aba. • Para validação avançada do projeto, você deve executar a simulação da placa para derivar as configurações ideais de terminação.
E/S FPGA	• Para investigações iniciais do projeto, você pode usar as configurações padrão no E/S FPGA aba. • Para validação avançada de projeto, você deve executar simulação de placa com modelos IBIS associados para selecionar padrões de E/S apropriados.
Tempo de memória	• Para investigações iniciais do projeto, você pode usar as configurações padrão no Tempo de memória aba. • Para validação avançada do projeto, você deve inserir parâmetros de acordo com a folha de dados do seu dispositivo de memória.
Quadro	• Para investigações iniciais do projeto, você pode usar as configurações padrão no Quadro aba. • Para validação de projeto avançada e fechamento de tempo preciso, você deve executar simulação de placa para derivar informações precisas de interferência intersimbólica (ISI)/diafonia e placa e embalagem, e inseri-las no Quadro aba.
Controlador	Defina os parâmetros do controlador de acordo com a configuração e o comportamento desejados para o seu controlador de memória.
Diagnóstico	Você pode usar os parâmetros no Diagnóstico guia para ajudar a testar e depurar sua interface de memória.
ExampLe Designs	O ExampLe Designs guia permite gerar ex designamparquivos para síntese e para simulação. O projeto gerado example é um sistema EMIF completo que consiste no IP EMIF e um driver que gera tráfego aleatório para validar a interface de memória.

Para obter informações detalhadas sobre parâmetros individuais, consulte o capítulo apropriado para o seu protocolo de memória no Guia do usuário IP das interfaces de memória externa Intel Stratix 10.

Gerando o Projeto EMIF Sintetizável Example

Para o kit de desenvolvimento Intel Stratix 10, é suficiente deixar a maioria das configurações de IP EMIF do Intel Stratix 10 em seus valores padrão. Para gerar o design sintetizável example, siga estes passos:

1. Na guia Diagnóstico, habilite o EMIF Debug Toolkit/On-Chip Debug Port e In-System-Sources-and-Probes para fornecer acesso aos recursos de depuração disponíveis.
2. No exampNa guia Projetos, certifique-se de que a caixa Síntese esteja marcada.
3. Configure o IP EMIF e clique em Generate Example Design no canto superior direito da janela.
4. Especifique um diretório para o projeto EMIF example e clique em OK. Geração bem-sucedida do projeto EMIF example cria o seguinte filedefinido em um diretório qii.

Figura 3. Projeto Sintetizável Gerado Example File Estrutura

Observação: se você não marcar a caixa de seleção Simulação ou Síntese, o diretório de destino conterá o design do Platform Designer files, que não são compiláveis ​​diretamente pelo software Intel Quartus Prime, mas podem ser vieweditado ou editado no Platform Designer. Nesta situação, você pode executar os seguintes comandos para gerar síntese e simulação file conjuntos.

• Para criar um projeto compilável, você deve executar o script quartus_sh -t make_qii_design.tcl no diretório de destino.
• Para criar um projeto de simulação, você deve executar o script quartus_sh -t make_sim_design.tcl no diretório de destino.

Informações relacionadas

• Síntese Example Design na página 19
• Descrições dos parâmetros IP EMIF Intel Stratix 10 para DDR3
• Descrições dos parâmetros IP EMIF Intel Stratix 10 para DDR4
• Descrições dos parâmetros IP EMIF Intel Stratix 10 para QDRII/II+/Xtreme
• Descrições dos parâmetros IP EMIF Intel Stratix 10 para QDR-IV
• Descrições dos parâmetros IP EMIF Intel Stratix 10 para RLDRAM 3

Gerando o EMIF Design Examparquivo para simulação
Para o kit de desenvolvimento Intel Stratix 10, é suficiente deixar a maioria das configurações de IP EMIF do Intel Stratix 10 em seus valores padrão. Para gerar o design examppara
simulação, siga estes passos:

1. Na guia Diagnóstico, você pode escolher entre dois modos de calibração: Ignorar Calibração e Calibração Completa. (Para obter detalhes sobre esses modos, consulte Simulação versus implementação de hardware, posteriormente neste capítulo.) Para reduzir o tempo de simulação, selecione Abstract PHY para simulação rápida.
2. No exampNa guia Projetos, certifique-se de que a caixa Simulação esteja marcada. Escolha também o formato HDL de simulação necessário, Verilog ou VHDL.
3. Configure o IP EMIF e clique em Generate Example Design no canto superior direito da janela.
4. Especifique um diretório para o projeto EMIF example e clique em OK.

Geração bem-sucedida do projeto EMIF example cria vários file define para vários simuladores suportados, em um diretório sim/ed_sim.

Figura 4. Projeto de Simulação Gerado Example File Estrutura

Observação: Se você não marcar a caixa de seleção Simulação ou Síntese, o diretório de destino conterá o design do Platform Designer files, que não são compiláveis ​​diretamente pelo software Intel Quartus Prime, mas podem ser vieweditado ou editado no Platform Designer. Nesta situação, você pode executar os seguintes comandos para gerar síntese e simulação file conjuntos.

• Para criar um projeto compilável, você deve executar o script quartus_sh -t make_qii_design.tcl no diretório de destino.
• Para criar um projeto de simulação, você deve executar o script quartus_sh -t make_sim_design.tcl no diretório de destino.

Informações relacionadas
• Simulação Example Design ativado
• Intel Stratix 10 EMIF IP – Simulando IP de memória
• Simulação versus implementação de hardware em

Simulação versus implementação de hardware
Para simulação de interface de memória externa, você pode selecionar pular calibração ou calibração completa na guia Diagnóstico durante a geração de IP.
Modelos de Simulação EMIF
Esta tabela compara as características dos modelos de calibração ignorada e calibração completa.

Tabela 2. Modelos de Simulação EMIF: Saltar Calibração versus Calibração Completa

Ignorar Calibração	Calibração completa
Simulação em nível de sistema com foco na lógica do usuário.	Simulação da interface de memória com foco na calibração.
Os detalhes da calibração não são capturados.	Captura todos ostages de calibração.
Tem capacidade de armazenar e recuperar dados.	Inclui nivelamento, enquadramento por bit, etc.
Representa eficiência exata.
Não considera inclinação da placa.

Simulação RTL versus Implementação de Hardware

Esta tabela destaca as principais diferenças entre simulação EMIF e implementação de hardware.

Tabela 3. Simulação EMIF RTL Versus Implementação de Hardware

Simulação RTL	Implementação de Hardware
A inicialização do Nios® e o código de calibração são executados em paralelo.	A inicialização do Nios e o código de calibração são executados sequencialmente.
As interfaces ativam o sinal de sinal cal_done simultaneamente na simulação.	As operações de ajuste determinam a ordem de calibração e as interfaces não ativam cal_done simultaneamente.

Você deve executar simulações RTL com base em padrões de tráfego para o aplicativo do seu projeto. Observe que a simulação RTL não modela atrasos de rastreamento de PCB, o que pode causar uma discrepância na latência entre a simulação RTL e a implementação de hardware.

Simulando IP de Interface de Memória Externa com ModelSim

Este procedimento mostra como simular o projeto EMIF exampeu.

1. Inicie o software Mentor Graphics* ModelSim e selecione File ➤ Alterar diretório. Navegue até o diretório sim/ed_sim/mentor no ex de design geradoample pasta.
2. Verifique se a janela Transcrição é exibida na parte inferior da tela. Se a janela Transcrição não estiver visível, exiba-a clicando em View ➤ Transcrição.
3. Na janela Transcrição, execute source msim_setup.tcl.
4. Depois que source msim_setup.tcl terminar de executar, execute ld_debug na janela Transcript.
5. Depois que ld_debug terminar a execução, verifique se a janela Objetos é exibida. Se a janela Objetos não estiver visível, exiba-a clicando em View ➤ Objetos.
6. Na janela Objetos, selecione os sinais que deseja simular clicando com o botão direito e selecionando Adicionar Onda.
7. Depois de terminar de selecionar os sinais para simulação, execute run -all na janela VTranscript. A simulação é executada até ser concluída.
8. Se a simulação não estiver visível, clique em View ➤ Onda.

Informações relacionadas
Intel Stratix 10 EMIF IP – Simulando IP de memória

Colocação de pinos para Intel Stratix 10 EMIF IP

Este tópico fornece diretrizes para a colocação de pinos.

Sobreview

Os FPGAs Intel Stratix 10 têm a seguinte estrutura:

• Cada dispositivo contém entre 2 e 3 colunas de E/S.
• Cada coluna de E/S contém até 12 bancos de E/S.
• Cada banco de E/S contém 4 pistas.
• Cada pista contém 12 pinos de E/S de uso geral (GPIO).

Diretrizes Gerais de Pins
Os pontos a seguir fornecem diretrizes gerais de pinos:

• Certifique-se de que os pinos para uma determinada interface de memória externa residam em uma única coluna de E/S.
• As interfaces que abrangem vários bancos devem atender aos seguintes requisitos:
  • Os bancos devem ser adjacentes um ao outro. Para obter informações sobre bancos adjacentes, consulte o Guia do usuário IP das interfaces de memória externa Intel Stratix 10.
  • O endereço e o banco de comando devem residir em um banco central para minimizar a latência. Se a interface de memória usar um número par de bancos, o endereço e o banco de comando podem residir em qualquer um dos dois bancos centrais.
• Os pinos não utilizados podem ser usados ​​como pinos de E/S de uso geral.
• Todos os endereços e comandos e pinos associados devem residir em um único banco.
• Os pinos de endereço, comando e dados podem compartilhar um banco nas seguintes condições:
  • Os pinos de endereço, comando e dados não podem compartilhar uma faixa de E/S.
  • Somente uma via de E/S não utilizada no banco de endereços e comandos pode ser usada para pinos de dados.

Tabela 4. Restrições gerais de pinos

Tipo de sinal	Restrição
Strobe de dados	Todos os sinais pertencentes a um grupo DQ devem residir na mesma via de E/S.
Dados	Os pinos DQ relacionados devem residir na mesma via de E/S. Para protocolos que não suportam linhas de dados bidirecionais, os sinais de leitura devem ser agrupados separadamente dos sinais de gravação.
Endereço e Comando	Os pinos de endereço e comando devem residir em locais predefinidos dentro de um banco de E/S.

Bancos Adjacentes

Para que os bancos sejam considerados adjacentes, eles devem residir na mesma coluna de E/S. Para determinar se os bancos são adjacentes, consulte a seção Localização dos bancos de E/S modulares e contagens de pinos nos dispositivos Stratix 10 localizada no Stratix 10 General Purpose I /O
Guia do usuário.

Ao consultar as tabelas no Guia do usuário de E/S de uso geral do Stratix 10, é seguro assumir que todos os bancos mostrados são adjacentes, a menos que um símbolo '-' esteja presente; um símbolo '-' indica que o banco não está garantido pelo pacote.
Pin atribuições

Para determinar a localização de todos os pinos de E/S EMIF, você deve consultar a tabela de pinos do seu dispositivo. Ao consultar a tabela de pinos, são fornecidos os números dos bancos, os índices dos bancos de E/S e os nomes dos pinos. Você pode encontrar os índices de pinos para endereços e pinos de comando na tabela de esquema Stratix 10 localizada no Intel FPGA website. Você pode realizar atribuições de pinos de diversas maneiras. A abordagem recomendada é restringir manualmente alguns sinais da interface e deixar o Intel Quartus Prime Fitter cuidar do resto. Este método consiste em consultar as tabelas de pinos para encontrar posições legais para alguns dos pinos da interface e atribuí-los através do .qsf file que é gerado com o desenho do EMIF exampeu. Para este método de posicionamento de E/S, você deve restringir os seguintes sinais:

• CK0
• Um pino DQS por grupo
• Relógio de referência PLL
• RZQ

Com base nas restrições acima, o Intel Quartus Prime Fitter gira os pinos dentro de cada pista conforme necessário. A figura a seguir ilustra um examparquivo de atribuições de pinos para uma interface DDR3 x72 com as seguintes seleções:

• O endereço e o pino de comando são colocados no banco 2M e requerem 3 pistas.
  • CK0 está restrito ao pino 8 no banco 2M.
  • Os pinos do clock de referência do PLL são restritos aos pinos 24 e 25 no banco 2M.
  • RZQ está restrito ao pino 26 no banco 2M.
• Os dados são colocados nos bancos 2N, 2M e 2L e requerem 9 pistas.
  • Os grupos DQS 1-4 são colocados no banco 2N.
  • O grupo DQS 0 é colocado no banco 2M.
  • Os grupos DQS 5-8 são colocados no banco 2L.

Figura 5. Atribuições de pinos Examparquivo: Interface DDR3 x73

Neste example, para restringir CK0 ao pino 8 no banco 2M, você adicionaria a seguinte linha ao .qsf file, com base na tabela de pinos apropriada:

O formato da atribuição de pinos acima pode ser aplicado a todos os pinos:

Informações relacionadas

• Bancos modulares de E/S em dispositivos Intel Stratix 10
• Intel Stratix 10 EMIF IP DDR3
• Intel Stratix 10 EMIF IP para DDR4
• Intel Stratix 10 EMIF IP para QDRII/II+/Xtreme
• Intel Stratix 10 EMIF IP para QDR-IV
• Intel Stratix 10 EMIF IP para RLDRAM 3

Compilando e programando o Intel Stratix 10 EMIF Design Example

Depois de fazer as atribuições de pinos necessárias no .qsf file, você pode compilar o projeto examparquivo no software Intel Quartus Prime.

1. Navegue até a pasta Intel Quartus Prime que contém o ex de designample diretório.
2. Abra o projeto Intel Quartus Prime file, (.qpf).
3. Para iniciar a compilação, clique em Processing ➤ Start Compilation. A conclusão bem-sucedida da compilação gera um arquivo .sof file, que permite que o design seja executado no hardware.
4. Para programar seu dispositivo com o design compilado, abra o programador clicando em Tools ➤ Programmer.
5. No programador, clique em Detecção automática para detectar os dispositivos suportados.
6. Selecione o dispositivo Intel Stratix 10 e selecione Alterar File.
7. Navegue até o ed_synth.sof gerado file e selecione Abrir.
8. Clique em Iniciar para começar a programar o dispositivo Intel Stratix 10. Quando o dispositivo for programado com sucesso, a barra de progresso no canto superior direito da janela deverá indicar 100% (Bem-sucedido).

Depurando o Intel Stratix 10 EMIF Design Example
O EMIF Debug Toolkit está disponível para auxiliar na depuração de designs de interface de memória externa. O kit de ferramentas permite exibir margens de leitura e gravação e gerar diagramas oculares. Depois de programar o kit de desenvolvimento Intel Stratix 10, você poderá verificar sua operação usando o EMIF Debug Toolkit.

1. Para iniciar o EMIF Debug Toolkit, navegue até Tools ➤ System Debugging Tools ➤ External Memory Interface Toolkit.
2. Clique em Inicializar conexões.
3. Clique em Vincular projeto ao dispositivo. Uma janela aparece; verifique se o dispositivo correto está selecionado e se o .sof correto file é selecionado.
4. Clique em Criar conexão de interface de memória. Aceite as configurações padrão clicando em OK.

O kit de desenvolvimento Intel Stratix 10 agora está configurado para funcionar com o EMIF Debug Toolkit, e você pode gerar qualquer um dos seguintes relatórios clicando duas vezes na opção correspondente:

• Refaça a calibração. Produz um relatório de calibração resumindo o status de calibração por grupo DQ/DQS junto com as margens para cada pino DQ/DQS.
• Margem do Condutor. Produz um relatório resumindo as margens de leitura e gravação por pino de E/S. Isso difere da margem de calibração porque a margem do driver é capturada durante o tráfego do modo de usuário e não durante a calibração
• Gerar Diagrama de Olho. Gera diagramas de olho de leitura e gravação para cada pino DQ com base nos padrões de dados de calibração.
• Calibrar terminação. Varre diferentes valores de terminação e relata as margens fornecidas por cada valor de terminação. Use esse recurso para ajudar a selecionar a terminação ideal para a interface de memória.

Informações relacionadas
Depuração de IP EMIF Intel Stratix 10

Projeto ExampDescrição do arquivo para interfaces de memória externa Intel Stratix 10 FPGA IP

Ao parametrizar e gerar seu IP EMIF, você pode especificar que o sistema crie diretórios para simulação e síntese file conjuntos e gerar o file define automaticamente. Se você selecionar Simulação ou Síntese em ExampLe Design Fileestá no ExampNa guia Projetos, o sistema cria uma simulação completa file conjunto ou uma síntese completa file definido, de acordo com sua seleção.

Síntese ExampLe Design

a síntese exampO design do arquivo contém os principais blocos mostrados na figura abaixo.

• Um gerador de tráfego, que é um Avalon®-MM ex sintetizávelampdriver de arquivo que implementa um padrão pseudoaleatório de leituras e gravações em um número parametrizado de endereços. O gerador de tráfego também monitora os dados lidos da memória para garantir que correspondam aos dados gravados e declara uma falha caso contrário.
• Uma instância da interface de memória, que inclui:
  • Um controlador de memória que faz a moderação entre a interface Avalon-MM e a interface AFI.
  • O PHY, que serve como uma interface entre o controlador de memória e os dispositivos de memória externa para realizar operações de leitura e gravação.

Figura 6. Síntese ExampLe Design

Se você estiver usando o recurso Ping Pong PHY, a síntese exampO projeto do arquivo inclui dois geradores de tráfego emitindo comandos para dois dispositivos de memória independentes por meio de dois controladores independentes e um PHY comum, conforme mostrado na figura a seguir.

Figura 7. Síntese ExampLe Design para Ping Pong PHY

Se você estiver usando RLDRAM 3, o gerador de tráfego na síntese exampO design do arquivo se comunica diretamente com o PHY usando AFI, conforme mostrado na figura a seguir.

Figura 8. Síntese ExampLe Design para interfaces RLDRAM 3

Nota: Se um ou mais parâmetros do Modo de Compartilhamento PLL, Modo de Compartilhamento DLL ou Modo de Compartilhamento OCT forem definidos com qualquer valor diferente de Sem Compartilhamento, a síntese exampO design do arquivo conterá duas instâncias de gerador de tráfego/interface de memória. As duas instâncias de interface de memória/gerador de tráfego são relacionadas apenas por conexões PLL/DLL/OCT compartilhadas conforme definido pelas configurações de parâmetro. As instâncias de interface de memória/gerador de tráfego demonstram como você pode fazer tais conexões em seus próprios projetos.
Observação: Fluxo de síntese de terceiros, conforme descrito no Guia do usuário do Intel Quartus Prime Standard Edition: Síntese de terceiros não é um fluxo compatível com EMIF IP.
Informações relacionadas
Gerando o Projeto EMIF Sintetizável Exampvamos lá

Simulação ExampLe Design
a simulação exampO design do arquivo contém os principais blocos mostrados na figura a seguir.

• Uma instância da síntese exampdesign. Conforme descrito na seção anterior, a síntese exampO design do arquivo contém um gerador de tráfego e uma instância da interface de memória. Esses blocos são padronizados para modelos de simulação abstratos onde apropriado para simulação rápida.
• Um modelo de memória, que atua como um modelo genérico que adere às especificações do protocolo de memória. Freqüentemente, os fornecedores de memória fornecem modelos de simulação para seus componentes de memória específicos que você pode baixar de seus websites.
• Um verificador de status, que monitora os sinais de status do IP da interface de memória externa e do gerador de tráfego, para sinalizar uma condição geral de aprovação ou reprovação.

Figura 9. Simulação ExampLe Design

Se você estiver usando o recurso Ping Pong PHY, a simulação exampO projeto do arquivo inclui dois geradores de tráfego emitindo comandos para dois dispositivos de memória independentes por meio de dois controladores independentes e um PHY comum, conforme mostrado na figura a seguir.

Figura 10. Simulação ExampLe Design para Ping Pong PHY

Se você estiver usando RLDRAM 3, o gerador de tráfego na simulação exampO design do arquivo se comunica diretamente com o PHY usando AFI, conforme mostrado na figura a seguir.

Figura 11. Simulação ExampLe Design para interfaces RLDRAM 3

Informações relacionadas
Gerando o EMIF Design Examparquivo para simulação em

ExampAba Interface de Projetos
O editor de parâmetros inclui um Exampguia Designs que permite parametrizar e gerar seu exampos designs.l
Ex disponívelampSeção de Designs
O menu suspenso Select design permite que você selecione o ex desejadoampdesign. Atualmente, EMIF ExampO Design é a única opção disponível e é selecionado por padrão.

Histórico de revisão de documentos para interfaces de memória externa Intel Stratix 10 FPGA IP Design Example Guia do usuário

Versão do documento	Versão Intel Quartus Prime	Mudanças
2021.03.29	21.1	• No ExampLe Design Quick Start capítulo, removeu as referências ao simulador NCSim*.
2018.09.24	18.1	• Números atualizados no Gerando o Projeto EMIF Sintetizável Example e Gerando o EMIF Design Examparquivo para simulação tópicos.
2018.05.07	18.0	• Título do documento alterado de Interfaces de memória externa Intel Stratix 10 IP Design Example Guia do usuário para Interfaces de memória externa Intel Stratix 10 FPGA IP Design Example Guia do usuário. • Marcadores corrigidos em Sobreview seção do Colocação de pinos para Intel Stratix 10 EMIF IP tópico.

Data	Versão	Mudanças
Novembro de 2017	2017.11.06	Lançamento inicial.

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Documentos / Recursos

Interfaces de memória externa Intel Intel Stratix 10 FPGA IP Design Example [pdf] Guia do Usuário Interfaces de memória externa Intel Stratix 10 FPGA IP Design Example, externo, interfaces de memória Intel Stratix 10 FPGA IP Design Exampexemplo, Intel Stratix 10 FPGA IP Design Example, 10 Projeto de IP FPGA Example

Referências

• Manual do usuário