Intel MAX 10 FPGA Aparèy sou UART ak processeur Nios II la

Enfòmasyon sou pwodwi

Konsepsyon referans lan bay yon aplikasyon senp ki aplike karakteristik debaz konfigirasyon aleka nan sistèm Nios II ki baze sou pou aparèy MAX 10 FPGA. Koòdone UART ki enkli nan Twous Devlopman MAX 10 FPGA yo itilize ansanm ak nwayo Altera UART IP pou bay fonksyonalite konfigirasyon aleka. Aparèy MAX10 FPGA yo bay kapasite pou estoke jiska de imaj konfigirasyon ki pi plis amelyore karakteristik ajou sistèm aleka.

Abreviyasyon yo

Abreviyasyon	Deskripsyon
Avalon-MM	Avalon Memory-Mapped Configuration Flash memory
CFM	Koòdone itilizatè grafik
ICB	Inisyalizasyon Konfigirasyon Bit
MAP/.map	Kat memwa File
Nios II EDS	Nios II Embedded Design Suite Sipò
PFL	Paralèl Flash Loader IP nwayo
POF/.pof	Objè pwogramè File
QSPI	Kwadwilatè seri koòdone periferik
RPD/.rpd	Done pwogramasyon kri
SBT	Lojisyèl Bati Zouti
SOF/.sof	Objè SRAM File
CART	Inivèsèl reseptè/transmetè asynchrone
UFM	Itilizatè memwa flash

Enstriksyon Itilizasyon Pwodwi

Avantou

Aplikasyon konsepsyon referans sa a mande pou ou gen nivo konesans oswa eksperyans ki endike nan domèn sa yo:

Kondisyon:

Sa ki annapre yo se kondisyon pyès ki nan konpitè ak lojisyèl pou konsepsyon referans la:

Konsepsyon referans Files

File Non	Deskripsyon
Faktori_imaj	Nan mòd konfigirasyon imaj doub, CFM1 ak CFM2 yo konbine nan yon sèl depo CFM.
app_image_1	Quartus II konsepsyon pyès ki nan konpitè file ki ranplase app_image_2 pandan yon ajou sistèm aleka.
app_image_2	Kòd aplikasyon lojisyèl Nios II aji kòm kontwolè a pou konsepsyon sistèm nan ajou aleka.
Remote_system_upgrade.c
factory_application1.pof	Quartus II pwogramasyon file ki konsiste de imaj faktori ak imaj aplikasyon 1, yo dwe pwograme nan CFM0 ak CFM1 & CFM2 respektivman nan s inisyal latage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

Konsepsyon referans lan bay yon aplikasyon senp ki aplike karakteristik debaz konfigirasyon aleka nan sistèm Nios II ki baze sou pou aparèy MAX 10 FPGA. Koòdone UART ki enkli nan Twous Devlopman MAX 10 FPGA yo itilize ansanm ak nwayo Altera UART IP pou bay fonksyonalite konfigirasyon aleka.

Enfòmasyon ki gen rapò

Konsepsyon referans Files

Mizajou Sistèm Remote ak MAX 10 FPGA Overview

Avèk karakteristik ajou sistèm nan, amelyorasyon ak korije ensèk pou aparèy FPGA yo ka fè adistans. Nan yon anviwònman sistèm entegre, firmwèr bezwen mete ajou souvan sou divès kalite pwotokòl, tankou UART, Ethernet, ak I2C. Lè sistèm entegre a gen ladann yon FPGA, mizajou firmwèr yo ka gen ladan mizajou imaj pyès ki nan konpitè sou FPGA la.
Aparèy MAX10 FPGA yo bay kapasite pou estoke jiska de imaj konfigirasyon ki pi plis amelyore karakteristik ajou sistèm aleka. Youn nan imaj yo pral imaj la tounen moute ki chaje si yon erè rive nan imaj aktyèl la.

Abreviyasyon yo

Tablo 1: Lis Abreviyasyon yo

Deskripsyon Abreviyasyon
Avalon-MM	Avalon memwa-mape
CFM	Konfigirasyon memwa flash
entèfas	Koòdone itilizatè grafik
ICB	Inisyalizasyon Konfigirasyon Bit
MAP/.map	Kat memwa File
Nios II EDS	Nios II Embedded Design Suite Sipò
PFL	Paralèl Flash Loader IP nwayo
POF/.pof	Objè pwogramè File

• Intel Corporation. Tout dwa rezève. Intel, logo Intel, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus ak Stratix mo ak logo yo se mak komèsyal Intel Corporation oswa filiales li yo nan peyi Etazini ak/oswa lòt peyi. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
• Lòt non ak mak yo ka reklame kòm pwopriyete lòt moun.

Avantou

Abreviyasyon QSPI	Deskripsyon Kwadwilatè seri koòdone periferik
RPD/.rpd	Done pwogramasyon kri
SBT	Lojisyèl Bati Zouti
SOF/.sof	Objè SRAM File
UART	Inivèsèl reseptè/transmetè asynchrone
UFM	Itilizatè memwa flash

Avantou

• Aplikasyon konsepsyon referans sa a mande pou ou gen nivo konesans oswa eksperyans ki endike nan domèn sa yo:
• Konesans travay sou sistèm Nios II ak zouti pou konstwi yo. Sistèm ak zouti sa yo gen ladan lojisyèl Quartus® II, Qsys, ak Nios II EDS.
• Konesans nan metodoloji ak zouti konfigirasyon Intel FPGA, tankou konfigirasyon entèn MAX 10 FPGA, karakteristik ajou sistèm aleka ak PFL.

Kondisyon

• Sa ki annapre yo se kondisyon pyès ki nan konpitè ak lojisyèl pou konsepsyon referans la:
• MAX 10 twous devlopman FPGA
• Quartus II vèsyon 15.0 ak Nios II EDS
• Yon òdinatè ak yon chofè UART k ap travay ak koòdone
• Nenpòt binè/egzadisimal file editè

Konsepsyon referans Files

Tablo 2: Design Files Enkli nan konsepsyon referans la

File Non Faktori_imaj	Deskripsyon • Quartus II konsepsyon pyès ki nan konpitè file yo dwe estoke nan CFM0. • Imaj la repli/imaj faktori yo dwe itilize lè erè a rive nan telechaje imaj aplikasyon an.
app_image_1	• Quartus II konsepsyon pyès ki nan konpitè file yo dwe estoke nan CFM1 ak CFM2.(1) • Premye imaj aplikasyon an chaje nan aparèy la.

1. Nan mòd konfigirasyon imaj doub konfigirasyon, CFM1 ak CFM2 yo konbine nan yon sèl depo CFM.

File Non app_image_2	Deskripsyon Quartus II konsepsyon pyès ki nan konpitè file ki ranplase app_image_2 pandan amelyorasyon sistèm aleka.
Remote_system_upgrade.c	Kòd aplikasyon lojisyèl Nios II aji kòm kontwolè pou konsepsyon sistèm ajou aleka.
Remote Terminal.exe	• Ègzekutabl file ak yon entèfas. • Fonksyone kòm tèminal pou lame pou kominike avèk twous devlopman MAX 10 FPGA. • Voye done pwogramasyon atravè UART. • Kòd sous pou tèminal sa a enkli.

Tablo 3: Mèt Files Enkli nan konsepsyon referans la

Ou ka itilize mèt sa yo files pou konsepsyon referans la san yo pa konpile konsepsyon an files.

File Non   factory_application1.pof factory_application1.rpd	Deskripsyon Quartus II pwogramasyon file ki konsiste de imaj faktori ak imaj aplikasyon 1, yo dwe pwograme nan CFM0 ak CFM1 & CFM2 respektivman nan premye s.tage.
factory_application2.pof factory_application2.rpd	• Pwogramasyon Quartus II file ki konsiste de imaj faktori ak imaj aplikasyon 2. • Yo pral retire imaj aplikasyon 2 pita pou ranplase imaj aplikasyon 1 pandan amelyorasyon sistèm aleka, ki rele application_ image_2.rpd anba a.
application_image_1.rpd	Quartus II done pwogramasyon anvan tout koreksyon file ki gen imaj aplikasyon 1 sèlman.
application_image_2.rpd	Quartus II done pwogramasyon anvan tout koreksyon file ki gen imaj aplikasyon 2 sèlman.
Nios_application.pof	• Pwogramasyon file ki gen ladann aplikasyon lojisyèl processeur Nios II .hex file sèlman. • Pou pwograme nan flash QSPI ekstèn.
pfl.sof	• Quartus II .sof ki gen PFL. • Pwograme nan flash QSPI sou twous Devlopman MAX 10 FPGA.

Referans Design Fonksyonèl Deskripsyon

Nios II Gen2 processeur

• Pwosesis Nios II Gen2 nan konsepsyon referans la gen fonksyon sa yo:
• Yon mèt otobis ki okipe tout operasyon koòdone ak nwayo Altera On-Chip Flash IP ki gen ladan li, ekri, ak efase.
• Bay yon algorithm nan lojisyèl pou resevwa ti kouran pwogramasyon an nan yon òdinatè lame ak deklanche reconfiguration atravè nwayo IP Dual Configuration.
• Ou bezwen mete vektè reset nan processeur a kòmsadwa. Sa a se asire ke processeur a bòt kòd aplikasyon ki kòrèk la soti nan swa UFM oswa ekstèn QSPI flash.
• Nòt: Si kòd aplikasyon Nios II a gwo, Intel rekòmande pou w estoke kòd aplikasyon an nan flash QSPI ekstèn lan. Nan konsepsyon referans sa a, vektè reset la ap lonje dwèt sou flash QSPI ekstèn kote kòd aplikasyon Nios II yo estoke.

Enfòmasyon ki gen rapò

• Nios II Gen2 Tutorial Devlopman Materyèl
• Bay plis enfòmasyon sou devlopman Nios II Gen2 processeur.

Altera On-Chip Flash IP Core

• Nwayo Altera On-Chip Flash IP fonksyone kòm yon koòdone pou processeur Nios II pou fè yon operasyon li, ekri oswa efase nan CFM ak UFM. Nwayo Altera On-Chip Flash IP bay pèmèt ou jwenn aksè, efase ak mete ajou CFM a ak yon nouvo kouran konfigirasyon. Editè paramèt Altera On-Chip Flash IP montre yon seri adrès predetèmine pou chak sektè memwa.

Enfòmasyon ki gen rapò

• Altera On-Chip Flash IP Core
• Bay plis enfòmasyon sou Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Ou ka itilize nwayo IP Altera Dual Configuration pou jwenn aksè nan blòk ajou sistèm aleka nan aparèy MAX 10 FPGA. Nwayo IP Altera Dual Configuration pèmèt ou deklanche rekonfigirasyon yon fwa yo telechaje nouvo imaj la.

Enfòmasyon ki gen rapò

• Altera Dual Configuration IP Core
• Bay plis enfòmasyon sou Altera Dual Configuration IP Core

Altera UART IP Core

• Nwayo UART IP pèmèt kominikasyon seri karaktè ant yon sistèm entegre nan MAX 10 FPGA ak yon aparèy ekstèn. Kòm yon mèt Avalon-MM, processeur Nios II a kominike ak nwayo IP UART, ki se yon esklav Avalon-MM. Kominikasyon sa a fèt pa lekti ak ekri kontwòl ak rejis done yo.
• Nwayo a aplike distribisyon pwotokòl RS-232 la epi li bay karakteristik sa yo:
• vitès baud reglabl, parite, sispann, ak Bits done
• opsyonèl RTS/CTS siyal kontwòl koule

Enfòmasyon ki gen rapò

• Nwayo UART
• Bay plis enfòmasyon sou UART Core.

Jenerik Quad SPI Kontwolè IP Nwayo

• Generic Quad SPI Controller IP nwayo fonksyone kòm yon koòdone ant MAX 10 FPGA, flash ekstèn lan ak flash QSPI sou tablo a. Nwayo a bay aksè a flash QSPI atravè operasyon li, ekri ak efase.
  Lè aplikasyon Nios II a elaji ak plis enstriksyon, la file gwosè hex la file pwodwi nan aplikasyon Nios II yo pral pi gwo. Pi lwen pase yon sèten limit gwosè, UFM a pa pral gen yon espas ase pou estoke hex aplikasyon an file. Pou rezoud sa a, ou ka itilize flash QSPI ekstèn ki disponib sou twous Devlopman MAX 10 FPGA pou estoke hex aplikasyon an. file.

Nios II EDS lojisyèl aplikasyon konsepsyon an

• Konsepsyon referans la gen ladan kòd aplikasyon lojisyèl Nios II ki kontwole konsepsyon sistèm ajou aleka. Kòd aplikasyon lojisyèl Nios II repons a tèminal lame a atravè UART lè li egzekite enstriksyon espesifik.

Mete ajou imaj aplikasyon yo adistans

• Apre ou fin transmèt yon ti kouran pwogramasyon file lè l sèvi avèk Tèminal Remote, aplikasyon lojisyèl Nios II fèt fè bagay sa yo:

1. Mete Altera On-Chip Flash IP Core Control Register la pou retire pwoteksyon sektè CFM1 & 2 la.
2. Fè operasyon efase sektè sou CFM1 ak CFM2. Lojisyèl la fè sondaj rejis estati nwayo Altera On-Chip Flash IP pou asire ke efase siksè te konplete.
3. Resevwa 4 octets de ti kouran nan yon moman nan stdin. Yo ka itilize D 'ak pwodiksyon estanda pou resevwa done ki sòti dirèkteman nan tèminal lame a epi enprime pwodiksyon sou li. Kalite opsyon opinyon ak pwodiksyon estanda yo ka mete atravè BSP Editor nan zouti Nios II Eclipse Build.
4. Ranvèse lòd la bit pou chak byte.
   • Nòt: Akòz konfigirasyon Altera On-Chip Flash IP Core, chak octet nan done bezwen ranvèse anvan yo ekri li nan CFM.
5. Kòmanse ekri 4 octets done nan yon sèl fwa nan CFM1 ak CFM2. Pwosesis sa a ap kontinye jouk nan fen ti kouran pwogramasyon an.
6. Sondaj rejis estati Altera On-Chip Flash IP pou asire siksè ekriti operasyon. Li mande yon mesaj pou endike transmisyon an fini.
   • Nòt: Si operasyon ekri a echwe, tèminal la ap sispann pwosesis voye ti kouran an epi jenere yon mesaj erè.
7. Mete Rejis Kontwòl la pou re-pwoteje CFM1 ak CFM2 pou anpeche nenpòt operasyon ekri endezirab.

Enfòmasyon ki gen rapò

• pof Jenerasyon atravè Programmation Konvèti Files sou
• Bay enfòmasyon sou kreye rpd files pandan konvèti pwogramasyon files.

Deklanche Rekonfigirasyon adistans

• Apre ou fin chwazi operasyon reconfiguration deklanche nan Tèminal Remote lame a, aplikasyon lojisyèl Nios II a pral fè bagay sa yo:

1. Resevwa kòmandman an nan opinyon estanda.
2. Kòmanse rekonfigirasyon an ak de operasyon ekri sa yo:

• Ekri 0x03 nan adrès konpanse 0x01 nan nwayo IP Dual Configuration. Operasyon sa a ranplase PIN fizik CONFIG_SEL la epi li mete Imaj 1 kòm pwochen imaj konfigirasyon bòt la.
• Ekri 0x01 nan adrès konpanse 0x00 nan nwayo IP Dual Configuration. Operasyon sa a deklannche reconfiguration nan imaj aplikasyon nan CFM1 ak CFM2

Referans Design Pajman

Jenerasyon pwogramasyon Files

• Ou dwe jenere pwogram sa yo files anvan yo te kapab itilize ajou sistèm nan aleka sou twous devlopman MAX 10 FPGA la:

Pou pwogram QSPI:

• sof—itilize pfl.sof enkli nan konsepsyon referans la oswa ou ka chwazi pou kreye yon .sof diferan ki gen pwòp konsepsyon PFL ou.
• pof — konfigirasyon file pwodwi nan yon .hex ak pwograme nan flash QSPI la.
• Pou Mizajou sistèm aleka:
• pof — konfigirasyon file pwodwi nan yon .sof ak pwograme nan flash entèn la.
• rpd—genyen done yo pou flash entèn ki gen ladan anviwònman ICB, CFM0, CFM1 ak UFM.
• kat jeyografik-kenbe adrès la pou chak sektè memwa nan anviwònman ICB, CFM0, CFM1 ak UFM.

Jenere files pou QSPI Programming

Pou jenere .pof la file pou pwogram QSPI, fè etap sa yo:

1. Bati Nios II Pwojè ak jenere HEX file.
   • Nòt: Gade AN730: Metòd demaraj processeur Nios II nan aparèy MAX 10 pou jwenn enfòmasyon sou konstriksyon pwojè Nios II ak jenere HEX. file.
2. Sou la File meni, klike sou Konvèti Programming Files.
3. Anba pwodiksyon pwogramasyon file, chwazi Programmer Object File (.pof) nan pwogramasyon an file lis kalite.
4. Nan lis la Mode, chwazi 1-bit pasif Serial.
5. Nan lis la Konfigirasyon aparèy, chwazi CFI_512Mb.
6. Nan la File bwat non, presize la file non pou pwogramasyon an file ou vle kreye.
7. Nan Antre a files konvèti lis, retire Opsyon yo ak ranje done SOF. Klike sou Add Hex Data ak yon bwat dyalòg Add Hex Data parèt. Nan bwat Add done hex, chwazi adrès absoli epi mete .hex la file ki te pwodwi nan Nios II EDS Build Tools.
8. Apre yo fin mete tout paramèt, klike sou Jenere pou jenere pwogramasyon ki gen rapò file.

Enfòmasyon ki gen rapò

AN730: Metòd demaraj processeur Nios II nan MAX 10 aparèy FPGA
Jenere files pou Mizajou Sistèm Remote

Pou jenere .pof, .map ak .rpd files pou amelyorasyon sistèm aleka, fè etap sa yo:

1. Retabli Factory_image, application_image_1 ak application_image_2, epi konpile tout twa desen yo.
2. Jenere de .pof fileyo dekri nan tablo sa a:
   • Nòt: Gade .pof Jenerasyon atravè Programmation Konvèti Files pou etap sou génération .pof files.
3. Louvri app2.rpd a lè l sèvi avèk nenpòt editè hex.
4. Nan editè hex la, chwazi blòk done binè a ki baze sou konpanse kòmansman ak fen lè w refere a .map la. file. Kòmanse ak fen konpanse pou aparèy 10M50 la se 0x12000 ak 0xB9FFF respektivman. Kopi blòk sa a nan yon nouvo file epi sove li nan yon .rpd diferan file. Nouvo .rpd sa a file gen imaj aplikasyon 2 sèlman.

pof Jenerasyon atravè Programmation Konvèti Files

Pou konvèti .sof files pou .pof files, swiv etap sa yo:

1. Sou la File meni, klike sou Konvèti Programming Files.
2. Anba pwodiksyon pwogramasyon file, chwazi Programmer Object File (.pof) nan pwogramasyon an file lis kalite.
3. Nan lis Mode, chwazi Konfigirasyon Entèn.
4. Nan la File bwat non, presize la file non pou pwogramasyon an file ou vle kreye.
5. Pou jenere yon kat memwa File (.map), vire sou Kreye kat memwa File (Oto jenere pwodiksyon_file.kat). .map la gen adrès CFM ak UFM ak paramèt ICB ou mete nan opsyon Opsyon/Enfo demaraj la.
6.  Pou jenere yon done pwogramasyon kri (.rpd), vire sou Kreye done konfigirasyon RPD (Generate output_file_auto.rpd).
   Avèk èd nan kat memwa File, ou ka fasilman idantifye done yo pou chak blòk fonksyonèl nan .rpd la file. Ou kapab tou ekstrè done yo flash pou zouti pwogram twazyèm pati oswa mete ajou konfigirasyon an oswa done itilizatè yo atravè Altera On-Chip Flash IP la.
7. .sof a ka ajoute nan Antre files konvèti lis epi ou ka ajoute jiska de .sof files.
   • Pou rezon amelyorasyon sistèm aleka, ou ka kenbe done orijinal paj 0 yo nan .pof, epi ranplase done paj 1 ak nouvo .sof. file. Pou fè sa, ou bezwen ajoute .pof la file nan paj 0, lè sa a
     ajoute paj .sof, apresa ajoute nouvo .sof la file pou
8. Apre yo fin mete tout paramèt, klike sou Jenere pou jenere pwogramasyon ki gen rapò file.

Pwogramasyon QSPI la

Pou pwograme kòd aplikasyon Nios II a nan flash QSPI a, fè etap sa yo:

1. Sou Twous Devlopman MAX 10 FPGA, chanje MAX10_BYPASSn a 0 pou kontoune aparèy VTAP (MAX II) ki sou tablo a.
2. Konekte Intel FPGA Download Cable (ansyen USB Blaster) nan JTAG header.
3. Nan fennèt pwogramè a, klike sou Enstalasyon Materyèl epi chwazi USB Blaster.
4. Nan lis Mode, chwazi JTAG.
5. Klike sou bouton Deteksyon Oto sou fenèt gòch la.
6. Chwazi aparèy pou pwograme a, epi klike sou Ajoute File.
7. Chwazi pfl.sof la.
8. Klike sou Kòmanse pou kòmanse pwogramasyon.
9. Apre pwogramasyon an reyisi, san yo pa fèmen tablo a, klike sou bouton Auto Detect sou fenèt gòch la ankò. Ou pral wè yon flash QSPI_512Mb parèt nan fenèt pwogramè a.
10. Chwazi aparèy QSPI a, epi klike sou Ajoute File.
11. Chwazi .pof la file te pwodwi deja soti nan .hex file.
12. Klike sou Kòmanse pou kòmanse pwogram QSPI flash la.

Pwogramasyon FPGA ak Imaj Inisyal lè l sèvi avèk JTAG

Ou dwe pwogram app1.pof nan FPGA kòm imaj inisyal aparèy la. Pou pwograme app1.pof nan FPGA, fè etap sa yo:

1. Nan fennèt pwogramè a, klike sou Enstalasyon Materyèl epi chwazi USB Blaster.
2. Nan lis Mode, chwazi JTAG.
3. Klike sou bouton Deteksyon Oto sou fenèt gòch la.
4. Chwazi aparèy pou pwograme a, epi klike sou Ajoute File.
5. Chwazi app1.pof la.
6. Klike sou Kòmanse pou kòmanse pwogramasyon.

Mete ajou imaj ak deklanche rekonfigurasyon lè l sèvi avèk UART

Pou konfigirasyon twous devlopman MAX10 FPGA ou a adistans, fè etap sa yo:

1. Nòt: Anvan ou kòmanse, asire sa ki annapre yo:
   • PIN CONFIG_SEL sou tablo a mete sou 0
   • pò UART tablo w la konekte ak òdinatè w lan
   • Louvri Remote Terminal.exe ak koòdone Remote Terminal la louvri.
2. Klike sou Anviwònman ak fenèt paramèt pò Serial ap parèt.
3. Mete paramèt tèminal aleka pou matche ak paramèt UART yo chwazi nan nwayo Quartus II UART IP. Apre anviwònman an fini, klike sou OK.
4. Peze bouton nCONFIG la sou twous devlopman an oswa kle-an 1 nan bwat tèks Voye a, epi klike sou Antre.
   • Yon lis chwa operasyon ap parèt sou tèminal la, jan yo montre anba a:
   • Nòt: Pou chwazi yon operasyon, kle nan nimewo a nan bwat tèks la Voye, ak Lè sa a, frape Antre.
5. Pou mete ajou imaj aplikasyon 1 ak imaj aplikasyon 2, chwazi operasyon 2. Y ap mande w pou mete adrès kòmansman ak fen CFM1 ak CFM2.
   • Nòt: Adrès yo montre nan kat la file gen ladan anviwònman ICB, CFM ak UFM men Altera On-Chip la
   • Flash IP ka jwenn aksè nan CFM ak UFM sèlman. Pakonsekan, gen yon konpanse adrès ant adrès yo montre nan kat la file ak Altera On-Chip Flash IP paramèt fenèt.
6. Ekri adrès la ki baze sou adrès ki espesifye nan fenèt paramèt Altera On-Chip Flash IP.
   • Efase ap kòmanse otomatikman apre ou fin antre nan adrès final la.
7. Apre efase siksè, yo pral mande w antre nan pwogramasyon .rpd file pou imaj aplikasyon 2.
   • Pou telechaje imaj, klike sou VoyeFile bouton, epi chwazi .rpd ki genyen imaj aplikasyon 2 sèlman epi klike sou Louvri.
   • Nòt: Lòt pase imaj aplikasyon 2, ou ka itilize nenpòt nouvo imaj ke ou vle mete ajou nan aparèy la.
   • Pwosesis aktyalizasyon a pral kòmanse dirèkteman epi ou ka kontwole pwogrè nan tèminal la. Meni operasyon an ap mande Done epi kounye a ou ka chwazi pwochen operasyon an.
8. Pou deklanche reconfiguration, chwazi operasyon 4. Ou ka obsève konpòtman ki ap dirije ki endike diferan imaj ki chaje nan aparèy la.

Imaj	Estati ki ap dirije (aktif ki ba)
Imaj faktori	01010
Imaj aplikasyon 1	10101
Imaj aplikasyon 2	01110

Istwa revizyon dokiman

Dat	Version	Chanjman
Fevriye 2017	2017.02.21	Rebranded kòm Intel.
jen 2015	2015.06.15	Premye lage.

Dokiman / Resous

Intel MAX 10 FPGA Aparèy sou UART ak processeur Nios II la [pdfGid Itilizatè Aparèy MAX 10 FPGA sou UART ak processeur Nios II, Aparèy MAX 10 FPGA, sou UART ak processeur Nios II, sou UART, processeur Nios II UART, Nios II, UART processeur.

Referans

• Manyèl itilizatè