intel UG-01173 Fault Injection FPGA IP Core

Fault Injection Korisnički priručnik za Intel® FPGA IP Core

Fault Injection Intel® FPGA IP jezgra ubacuje pogreške u konfiguracijski RAM (CRAM) FPGA uređaja. Ovaj postupak simulira soft pogreške koje se mogu pojaviti tijekom normalnog rada zbog pojedinačnih poremećaja događaja (SEU). SEU su rijetki događaji i stoga ih je teško testirati. Nakon što instancirate IP jezgru Fault Injection u svoj dizajn i konfigurirate svoj uređaj, možete koristiti Intel Quartus® Prime Fault Injection Debugger alat za izazivanje namjernih grešaka u FPGA radi testiranja odgovora sustava na te greške.

Povezane informacije

• Poremećaji jednog događaja
• AN 737: SEU detekcija i oporavak u Intel Arria 10 uređajima

Značajke

• Omogućuje procjenu odgovora sustava za ublažavanje funkcionalnih prekida pojedinačnog događaja (SEFI).
• Omogućuje vam izvođenje SEFI karakterizacije unutar kuće, eliminirajući potrebu za testiranjem zrake cijelog sustava. Umjesto toga, možete ograničiti testiranje zrake na kvarove u vremenu (FIT)/Mb mjerenje na razini uređaja.
• Skalirajte FIT stope prema SEFI karakterizaciji koja je relevantna za vašu projektnu arhitekturu. Možete nasumično distribuirati ubacivanje grešaka po cijelom uređaju ili ih ograničiti na određena funkcionalna područja kako biste ubrzali testiranje.
• Optimizirajte svoj dizajn kako biste smanjili smetnje uzrokovane poremećajima jednog događaja (SEU).

Podrška za uređaj

IP jezgra Fault Injection podržava uređaje obitelji Intel Arria® 10, Intel Cyclone® 10 GX i Stratix® V. Obitelj Cyclone V podržava Fault Injection na uređajima sa sufiksom -SC u kodu za naručivanje. Obratite se svom lokalnom prodajnom predstavniku za informacije o naručivanju uređaja Cyclone V sa sufiksom -SC.

Korištenje resursa i izvedba
Softver Intel Quartus Prime generira sljedeću procjenu resursa za Stratix V A7 FPGA. Rezultati za druge uređaje su slični.

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Fault Injection IP Core FPGA performanse i korištenje resursa

Uređaj	Milostinja	Logički registri		M20K
		Primarni	Sekundarna
Stratix V A7	3,821	5,179	0	0

Instalacija softvera Intel Quartus Prime uključuje Intel FPGA IP knjižnicu. Ova biblioteka pruža mnoge korisne IP jezgre za vašu proizvodnu upotrebu bez potrebe za dodatnom licencom. Neke Intel FPGA IP jezgre zahtijevaju kupnju zasebne licence za proizvodnu upotrebu. Intel FPGA IP Evaluation Mode omogućuje vam procjenu ovih licenciranih Intel FPGA IP jezgri u simulaciji i hardveru, prije nego što se odlučite za kupnju pune proizvodne licence za IP jezgru. Punu proizvodnu licencu za licencirane Intel IP jezgre trebate kupiti tek nakon što završite testiranje hardvera i budete spremni za korištenje IP-a u proizvodnji. Softver Intel Quartus Prime prema zadanim postavkama instalira IP jezgre na sljedećim lokacijama:

Instalacijski put jezgre IP-a

Lokacije instalacije IP jezgre

Mjesto	Softver	Platforma
:\intelFPGA_pro\quartus\ip\altera	Intel Quartus Prime Pro Edition	Windows *
:\intelFPGA\quartus\ip\altera	Intel Quartus Prime Standard Edition	Windows
:/intelFPGA_pro/quartus/ip/altera	Intel Quartus Prime Pro Edition	Linux *
:/intelFPGA/quartus/ip/altera	Intel Quartus Prime Standard Edition	Linux

Bilješka: Softver Intel Quartus Prime ne podržava razmake u instalacijskoj stazi.

Prilagodba i generiranje IP jezgri
Možete prilagoditi IP jezgre za podršku širokom spektru aplikacija. Intel Quartus Prime IP katalog i uređivač parametara omogućuju vam da brzo odaberete i konfigurirate IP jezgrene priključke, značajke i izlaz files.

Urednik IP kataloga i parametara
IP katalog prikazuje IP jezgre dostupne za vaš projekt, uključujući Intel FPGA IP i druge IP adrese koje dodajete u stazu pretraživanja IP kataloga. Koristite sljedeće značajke IP kataloga za lociranje i prilagodbu IP jezgre:

• Filtrirajte IP katalog za Prikaži IP za aktivnu obitelj uređaja ili Prikaži IP za sve obitelji uređaja. Ako nemate otvoren nijedan projekt, odaberite obitelj uređaja u IP katalogu.
• Upišite u polje za pretraživanje kako biste locirali bilo koji puni ili djelomični naziv IP jezgre u IP katalogu.
• Desnom tipkom miša kliknite naziv IP jezgre u IP katalogu za prikaz pojedinosti o podržanim uređajima, za otvaranje instalacijske mape IP jezgre i za poveznice na IP dokumentaciju.
• Klik Tražiti Partner IP to access partner IP information on the web.

Uređivač parametara traži od vas da navedete naziv IP varijacije, izborne portove i izlaz file generacijske mogućnosti. Uređivač parametara generira Intel Quartus Prime IP najviše razine file (.ip) za IP varijaciju u projektima Intel Quartus Prime Pro Edition. Uređivač parametara generira Quartus IP najviše razine file (.qip) za IP varijaciju u projektima Intel Quartus Prime Standard Edition. ove files predstavljaju IP varijaciju u projektu i pohranjuju informacije o parametrima.

Uređivač IP parametara (Intel Quartus Prime Standard Edition)

IP Core Generation Output (Intel Quartus Prime Pro Edition)

Softver Intel Quartus Prime generira sljedeći izlaz file struktura za pojedinačne IP jezgre koje nisu dio sustava Platform Designer.

Individualni IP Core Generation Output (Intel Quartus Prime Pro Edition)

• Ako je podržano i omogućeno za vašu varijantu IP jezgre.

Izlaz Files Intelove FPGA IP generacije

File Ime	Opis
<tvoj_ip>.ip	IP varijacija najviše razine file koji sadrži parametrizaciju IP jezgre u vašem projektu. Ako je IP varijacija dio sustava Platform Designer, uređivač parametara također generira .qsys file.
<tvoj_ip>.cmp	Deklaracija VHDL komponente (.cmp) file je tekst file koji sadrži lokalne generičke definicije i portove koje koristite u VHDL dizajnu files.
<tvoj_ip>_generacija.rpt	Dnevnik generiranja IP-a ili Platform Designera file. Prikazuje sažetak poruka tijekom generiranja IP-a.
nastavak…

File Ime	Opis
<tvoj_ip>.qgsimc (samo sustavi Platform Designer)	Predmemoriranje simulacije file koji uspoređuje .qsys i .ip files trenutnom parametrizacijom sustava Platform Designer i IP jezgre. Ova usporedba određuje može li Platform Designer preskočiti regeneraciju HDL-a.
<tvoj_ip>.qgsynth (samo sustavi Platform Designer)	Predmemoriranje sinteze file koji uspoređuje .qsys i .ip files trenutnom parametrizacijom sustava Platform Designer i IP jezgre. Ova usporedba određuje može li Platform Designer preskočiti regeneraciju HDL-a.
<tvoj_ip>.qip	Sadrži sve informacije za integraciju i kompajliranje IP komponente.
<tvoj_ip>.csv	Sadrži informacije o statusu nadogradnje IP komponente.
.bsf	Predstavljanje simbola IP varijacije za korištenje u blok dijagramu Files (.bdf).
<tvoj_ip>.spd	Ulazni file taj ip-make-simscript zahtijeva za generiranje simulacijskih skripti. .spd file sadrži popis filegenerirate za simulaciju, zajedno s informacijama o memorijama koje inicijalizirate.
<tvoj_ip>.ppf	Planer pribadača File (.ppf) pohranjuje dodjele priključaka i čvorova za IP komponente koje stvorite za korištenje s Pin Plannerom.
<tvoj_ip>_bb.v	Koristite Verilog crnu kutiju (_bb.v) file kao prazna deklaracija modula za korištenje kao crna kutija.
<tvoj_ip>_inst.v ili _inst.vhd	HDL examppredložak instanciranja. Kopirajte i zalijepite sadržaj ovoga file u vaš HDL file za instanciranje IP varijacije.
<tvoj_ip>.regmap	Ako IP sadrži podatke o registru, softver Intel Quartus Prime generira .regmap file. .regmap file opisuje podatke mape registara glavnog i podređenog sučelja. Ovaj file nadopunjuje .sopcinfo file pružanjem detaljnijih registarskih informacija o sustavu. Ovaj file omogućuje prikaz registra views i korisnički prilagodljive statistike u konzoli sustava.
<tvoj_ip>.svd	Omogućuje alatima HPS System Debug da view mape registara perifernih uređaja koji se povezuju na HPS unutar sustava Platform Designer. Tijekom sinteze, softver Intel Quartus Prime pohranjuje .svd files za podređeno sučelje vidljivo glavnima konzole sustava u .sof file u sesiji otklanjanja pogrešaka. Konzola sustava čita ovaj odjeljak, a Dizajner platforme traži informacije o mapi registra. Za podređene sustave, Platform Designer pristupa registrima po imenu.
<tvoj_ip>.v <tvoj_ip>.vhd	HDL filekoji instanciraju svaki podmodul ili podređenu IP jezgru za sintezu ili simulaciju.
mentor/	Sadrži skriptu msim_setup.tcl za postavljanje i pokretanje simulacije.
aldec/	Sadrži skriptu rivierapro_setup.tcl za postavljanje i pokretanje simulacije.
/synopsys/vcs /synopsys/vcsmx	Sadrži skriptu ljuske vcs_setup.sh za postavljanje i pokretanje simulacije. Sadrži skriptu ljuske vcsmx_setup.sh i synopsys_sim.setup file za postavljanje i pokretanje simulacije.
/kadenca	Sadrži skriptu ljuske ncsim_setup.sh i druge postavke files za postavljanje i pokretanje simulacije.
/xcelium	Sadrži skriptu ljuske paralelnog simulatora xcelium_setup.sh i druge postavke files za postavljanje i pokretanje simulacije.
/podmoduli	Sadrži HDL files za podmodul IP jezgre.
<IP podmodul>/	Platform Designer generira poddirektorije /synth i /sim za svaki direktorij IP podmodula koji generira Platform Designer.

Funkcionalni opis
S IP jezgrom Fault Injection, dizajneri mogu izvršiti karakterizaciju SEFI-a unutar kuće, skalirati FIT stope prema karakterizaciji SEFI-ja i optimizirati dizajne kako bi smanjili učinak SEU-ova.

Ublažavanje poremećaja pojedinačnog događaja

Integrirani sklopovi i programabilni logički uređaji kao što su FPGA osjetljivi su na SEU. SEU su slučajni, nedestruktivni događaji, uzrokovani dvama glavnim izvorima: alfa česticama i neutronima iz kozmičkih zraka. Radijacija može uzrokovati da logički registar, bit ugrađene memorije ili konfiguracijski RAM (CRAM) bit mijenjaju svoje stanje, što dovodi do neočekivanog rada uređaja. Intel Arria 10, Intel Cyclone 10 GX, Arria V, Cyclone V, Stratix V i noviji uređaji imaju sljedeće CRAM mogućnosti:

• Ciklička redundantna provjera otkrivanja pogrešaka (EDCRC)
• Automatsko ispravljanje poremećenog CRAM-a (čišćenje)
• Sposobnost stvaranja poremećenog CRAM stanja (uvođenje greške)

Za više informacija o SEU ublažavanju u Intelovim FPGA uređajima, pogledajte poglavlje SEU ublažavanje u odgovarajućem priručniku za uređaje.

Fault Injection IP Pin Opis

IP jezgra Fault Injection uključuje sljedeće I/O pinove.

Fault Injection IP Core I/O pinovi

Ime pribadače	Smjer pina	Opis pribadače
crcerror_pin	ulazni	Unos iz programa za uklanjanje poruka o pogrešci Intel FPGA IP (EMR Unloader IP). Ovaj signal se javlja kada EDCRC uređaja otkrije CRC pogrešku.
emr_podaci	ulazni	Sadržaj registra poruka o pogrešci (EMR). Za EMR polja pogledajte odgovarajući priručnik za uređaj. Ovaj ulaz je u skladu sa signalom Avalon Streaming podatkovnog sučelja.
emr_važeći	ulazni	Označava da unosi emr_data sadrže važeće podatke. Ovo je Avalon Streaming važeći signal sučelja.
Resetiraj	ulazni	Ulaz za resetiranje modula. Resetiranjem u potpunosti upravlja Fault Injection Debugger.
error_injected	izlaz	Označava da je pogreška ubačena u CRAM prema naredbi putem JTAG sučelje. Duljina vremena koje ovaj signal potvrđuje ovisi o vašim postavkama JTAG TCK i signali upravljačkog bloka. Tipično, vrijeme je oko 20 ciklusa takta TCK signala.
error_scrubbed	izlaz	Pokazuje da je čišćenje uređaja dovršeno prema naredbi putem JTAG sučelje. Duljina vremena koje ovaj signal potvrđuje ovisi o vašim postavkama JTAG TCK i signali upravljačkog bloka. Tipično, vrijeme je oko 20 ciklusa takta TCK signala.
intosc	izlaz	Izborni izlaz. Fault Injection IP koristi ovaj sat, na primjerample, za sat EMR_unloader bloka.

Fault Injection IP Pin dijagram

Korištenje Fault Injection Debuggera i Fault Injection IP Core

Fault Injection Debugger radi zajedno s IP jezgrom Fault Injection. Prvo, instancirate IP jezgru u svom dizajnu, kompajlirate i preuzimate rezultirajuću konfiguraciju file u vaš uređaj. Zatim pokrećete Fault Injection Debugger iz softvera Intel Quartus Prime ili iz naredbenog retka za simulaciju mekih pogrešaka.

• Fault Injection Debugger vam omogućuje da interaktivno upravljate eksperimentima s ubacivanjem grešaka ili batch naredbama i omogućuje vam da odredite logička područja u vašem dizajnu za ubacivanje grešaka.
• Sučelje naredbenog retka korisno je za pokretanje programa za ispravljanje pogrešaka putem skripte.

Bilješka

Fault Injection Debugger komunicira s IP jezgrom Fault Injection preko JTAG sučelje. Fault Injection IP prihvaća naredbe od JTAG sučelje i javlja status natrag putem JTAG sučelje. IP jezgra Fault Injection implementirana je u mekoj logici u vašem uređaju; stoga morate uzeti u obzir korištenje ove logike u svom dizajnu. Jedna metodologija je karakterizirati odgovor vašeg dizajna na SEU u laboratoriju i zatim izostaviti IP jezgru iz vašeg konačnog implementiranog dizajna.

IP jezgru Fault Injection koristite sa sljedećim IP jezgrama:

• IP jezgra Error Message Register Unloader, koja čita i pohranjuje podatke iz ojačanog kruga za otkrivanje pogrešaka u Intelovim FPGA uređajima.
• (Opcija) Napredna SEU Detection Intel FPGA IP jezgra, koja uspoređuje jednobitne lokacije pogrešaka s mapom osjetljivosti tijekom rada uređaja kako bi utvrdila utječe li na njega meka pogreška.

Greška Injection Debugger završenview Blok dijagram

Bilješke:

1. Fault Injection IP okreće bitove ciljane logike.
2. Fault Injection Debugger i Advanced SEU Detection IP koriste istu EMR Unloader instancu.
3. IP jezgra Advanced SEU Detection nije obavezna.

Povezane informacije

• O SMH Files na stranici 13
• O EMR Unloader IP Core na stranici 10
• O naprednoj SEU Detection IP Core na stranici 11

Instanciranje IP jezgre ubacivanja greške

BILJEŠKA

IP jezgra Fault Injection ne zahtijeva postavljanje nikakvih parametara. Za korištenje IP jezgre, kreirajte novu IP instancu, uključite je u svoj Platform Designer (Standard) sustav i povežite signale prema potrebi. Morate koristiti IP jezgru Fault Injection s IP jezgrom EMR Unloader. IP jezgre Fault Injection i EMR Unloader dostupne su u Platform Designeru i IP Catalogu. Po izboru, možete ih instancirati izravno u svoj RTL dizajn, koristeći Verilog HDL, SystemVerilog ili VHDL.

O EMR Unloader IP Core
IP jezgra EMR Unloader pruža sučelje za EMR, koje se kontinuirano ažurira putem EDCRC uređaja koji provjerava CRC bitove CRC uređaja za meke pogreške.

Example Platform Designer System uključujući Fault Injection IP Core i EMR Unloader IP Core

Example Fault Injection IP Core i EMR Unloader IP Core blok dijagram

Povezane informacije
Poruka o pogrešci Register Unloader Korisnički priručnik za Intel FPGA IP Core

O naprednoj SEU Detection IP Core

Upotrijebite IP jezgru Advanced SEU Detection (ASD) kada je SEU tolerancija problem dizajna. Morate koristiti EMR Unloader IP jezgru s ASD IP jezgrom. Stoga, ako koristite ASD IP i Fault Injection IP u istom dizajnu, oni moraju dijeliti EMR Unloader izlaz preko Avalon®-ST komponente razdjelnika. Sljedeća slika prikazuje sustav Platform Designer u kojem Avalon-ST razdjelnik distribuira EMR sadržaj u ASD i Fault Injection IP jezgre.

Korištenje ASD-a i Fault Injection IP-a u istom sustavu dizajnera platforme

Povezane informacije
Napredno SEU otkrivanje Intel FPGA IP Core korisnički priručnik

Definiranje područja ubrizgavanja kvara
Možete definirati određene regije FPGA za ubacivanje greške pomoću zaglavlja mape osjetljivosti (.smh) file. SMH file pohranjuje koordinate CRAM bitova uređaja, njihovu dodijeljenu regiju (ASD regija) i kritičnost. Tijekom procesa dizajna koristite hijerarhiju tagnastojeći stvoriti regiju. Zatim, tijekom kompilacije, Intel Quartus Prime Assembler generira SMH file. Fault Injection Debugger ograničava ubacivanje pogrešaka na određene regije uređaja koje definirate u SMH-u file.

Izvođenje hijerarhije Tagging
FPGA regije za testiranje definirate dodjeljivanjem ASD regije lokaciji. Možete navesti vrijednost regije ASD za bilo koji dio vaše hijerarhije dizajna pomoću prozora za particije dizajna.

1. Odaberite Zadaci ➤ Dizajniraj prozor particija.
2. Desnom tipkom miša kliknite bilo gdje u retku zaglavlja i uključite ASD regiju za prikaz stupca ASD regije (ako već nije prikazan).
3. Unesite vrijednost od 0 do 16 za bilo koju particiju da je dodijelite određenoj ASD regiji.
   • ASD regija 0 rezervirana je za neiskorištene dijelove uređaja. Ovoj regiji možete dodijeliti particiju da je odredite kao nekritičnu.
   • ASD regija 1 je zadana regija. Svi korišteni dijelovi uređaja dodijeljeni su ovoj regiji osim ako izričito ne promijenite dodjelu ASD regije.

O SMH Files

SMH file sadrži sljedeće informacije:

• Ako ne koristite hijerarhiju tagging (tj. dizajn nema eksplicitne dodjele regije ASD u hijerarhiji dizajna), SMH file navodi svaki CRAM bit i pokazuje je li osjetljiv za dizajn.
• Ako ste izvršili hijerarhiju tagmijenja i mijenja zadane dodjele ASD regije, SMH file navodi svaki CRAM bit i dodijeljena mu je ASD regija.

Fault Injection Debugger može ograničiti ubacivanja na jednu ili više navedenih regija. Usmjeriti asembler da generira SMH file:

• Odaberite Assignments ➤ Device ➤ Device and Pin Options ➤ Error Detection CRC.
• Uključite Generate SEU mapu osjetljivosti file (.smh) opciju.

Korištenje Fault Injection Debuggera

BILJEŠKA
Da biste koristili Fault Injection Debugger, spojite se na svoj uređaj putem JTAG sučelje. Zatim konfigurirajte uređaj i izvršite ubacivanje greške. Za pokretanje Fault Injection Debuggera odaberite Alati ➤ Fault Injection Debugger u softveru Intel Quartus Prime. Konfiguriranje ili programiranje uređaja slično je postupku koji se koristi za programator ili logički analizator signala.

Debugger ubrizgavanja grešaka

Da biste konfigurirali svoj JTAG lanac:

1. Kliknite Postavljanje hardvera. Alat prikazuje hardver za programiranje povezan s vašim računalom.
2. Odaberite hardver za programiranje koji želite koristiti.
3. Pritisnite Zatvori.
4. Pritisnite Auto Detect, čime se lanac uređaja popunjava programabilnim uređajima koji se nalaze u JTAG lanac.

Povezane informacije
Značajka ciljanog ubacivanja greške na stranici 21

Hardverski i softverski zahtjevi

Za korištenje Fault Injection Debuggera potreban je sljedeći hardver i softver:

• Linija FEATURE u vašoj Intel FPGA licenci koja omogućuje IP jezgru Fault Injection. Za više informacija obratite se svom lokalnom Intel FPGA prodajnom predstavniku.
• Kabel za preuzimanje (Intel FPGA kabel za preuzimanje, Intel FPGA kabel za preuzimanje II, ili II).
• Intel FPGA razvojni komplet ili korisnički dizajnirana ploča s JTAG povezivanje s uređajem koji se testira.
• (Izborno) Redak FEATURE u vašoj Intel FPGA licenci koji omogućuje IP jezgru Advanced SEU Detection.

Konfiguriranje vašeg uređaja i Fault Injection Debugger

Fault Injection Debugger koristi .sof i (po izboru) zaglavlje mape osjetljivosti (.smh) file. Softverski objekt File (.sof) konfigurira FPGA. .smh file definira osjetljivost CRAM bitova u uređaju. Ako ne date .smh file, Fault Injection Debugger ubacuje greške nasumično kroz CRAM bitove. Za navođenje .sof:

1. Odaberite FPGA koji želite konfigurirati u okviru Lanac uređaja.
2. Kliknite Odaberi File.
3. Dođite do .sof i kliknite OK. Fault Injection Debugger čita .sof.
4. (Neobavezno) Odaberite SMH file.
   Ako ne navedete SMH file, Fault Injection Debugger ubacuje greške nasumično po cijelom uređaju. Ako navedete SMH file, možete ograničiti injekcije na korištena područja vašeg uređaja.
   • Desnom tipkom miša kliknite uređaj u okviru Lanac uređaja, a zatim kliknite Odaberi SMH File.
   • Odaberite svoj SMH file.
   • Pritisnite OK.
5. Uključite Program/Configure.
6. Pritisnite Start.

Fault Injection Debugger konfigurira uređaj pomoću datoteke .sof.

Kontekstni izbornik za odabir SMH File

Ograničavajuća područja za ubacivanje greške

Nakon učitavanja SMH file, možete usmjeriti Fault Injection Debugger da radi samo na određenim ASD regijama. Da odredite ASD regiju(e) u koju želite umetnuti greške:

1. Desnom tipkom miša kliknite FPGA u okviru Device chain i kliknite Show Device Sensitivity Map.
2. Odaberite ASD regiju(e) za ubacivanje greške.

Karta osjetljivosti uređaja Viewer

Određivanje vrsta grešaka

Možete odrediti različite vrste pogrešaka za ubrizgavanje.

• Pojedinačne pogreške (SE)
• Dvostruko susjedne pogreške (DAE)
• Neispravljive višebitne pogreške (EMBE)

Intel FPGA uređaji mogu sami ispravljati jednostruke i dvostruke susjedne pogreške ako je omogućena značajka čišćenja. Intel FPGA uređaji ne mogu ispraviti višebitne pogreške. Pogledajte poglavlje o ublažavanju SEU-ova za više informacija o otklanjanju pogrešaka ovih pogrešaka. Možete odrediti mješavinu grešaka za ubrizgavanje i vremenski interval ubrizgavanja. Za određivanje vremenskog intervala ubrizgavanja:

1. U Fault Injection Debuggeru odaberite Tools ➤ Options.
2. Povucite crveni kontroler do mješavine pogrešaka. Alternativno, možete brojčano odrediti mješavinu.
3. Odredite vrijeme intervala ubrizgavanja.
4. Pritisnite OK.

Slika 12. Specificiranje mješavine SEU tipova grešaka

Povezane informacije Ublažavanje poremećaja pojedinačnog događaja

Pogreške pri ubrizgavanju

Pogreške možete unijeti u nekoliko načina:

• Ubaci jednu pogrešku na naredbu
• Ubaci više pogrešaka na naredbu
• Ubaci pogreške dok se ne naredi zaustavljanje

Za unošenje ovih grešaka:

1. Uključite opciju Inject Fault.
2. Odaberite želite li pokrenuti ubrizgavanje pogreške nekoliko iteracija ili dok se ne zaustavi:
   • Ako odlučite raditi dok se ne zaustavi, Fault Injection Debugger ubacuje pogreške u intervalima navedenim u dijaloškom okviru Tools ➤ Options.
   • Ako želite pokrenuti ubrizgavanje pogreške za određeni broj ponavljanja, unesite broj.
3. Pritisnite Start.

Bilješka: Fault Injection Debugger radi određeni broj ponavljanja ili dok se ne zaustavi. Prozor Intel Quartus Prime Messages prikazuje poruke o ubačenim pogreškama. Za dodatne informacije o ubačenim greškama, kliknite Read EMR. Fault Injection Debugger čita EMR uređaja i prikazuje sadržaj u prozoru s porukama.

Intel Quartus Prime Error Injection i EMR poruke sadržaja

Pogreške snimanja
Možete zabilježiti lokaciju bilo koje umetnute greške bilježeći parametre prijavljene u prozoru Intel Quartus Prime Messages. Ako nprampako ubrizgana pogreška rezultira ponašanjem koje biste željeli ponoviti, možete ciljati tu lokaciju za ubrizgavanje. Izvodite ciljano ubrizgavanje koristeći sučelje naredbenog retka Fault Injection Debugger.

Brisanje umetnutih pogrešaka
Da biste vratili normalnu funkciju FPGA, pritisnite Scrub. Kada počistite pogrešku, EDCRC funkcije uređaja koriste se za ispravljanje pogrešaka. Mehanizam za čišćenje sličan je onom koji se koristi tijekom rada uređaja.

Sučelje naredbenog retka
Možete pokrenuti Fault Injection Debugger u naredbenom retku s izvršnom datotekom quartus_fid, što je korisno ako želite izvršiti umetanje grešaka iz skripte.

Tablica 5. Argumenti naredbenog retka za ubacivanje greške

Kratki argument	Dugi argument	Opis
c	kabel	Navedite hardver ili kabel za programiranje. (Potreban)
i	indeks	Navedite aktivni uređaj za ubacivanje greške. (Potreban)
n	broj	Navedite broj pogrešaka za ubacivanje. Zadana vrijednost je 1. (nije obavezno)
t	vrijeme	Razmak između injekcija. (nije obavezno)

Bilješka: Koristite quartus_fid – pomoć za view sve dostupne opcije. Sljedeći kod daje nprampdatoteke koristeći sučelje naredbenog retka Fault Injection Debugger.
################################################

• # Saznajte koji su USB kabeli dostupni za ovaj primjer
• # Rezultat pokazuje da je dostupan jedan kabel pod nazivom “USB-Blaster” #
• $ quartus_fid –popis. . .
• Info: Naredba: quartus_fid –list
  1. USB-Blaster na sj-sng-z4 [USB-0] Info: Intel Quartus Prime 64-bit Fault Injection Debugger bio je uspješan. 0 grešaka, 0 upozorenja
• ############################################### #
• # Pronađite koji su uređaji dostupni na USB-Blaster kabelu
• # Rezultat prikazuje dva uređaja: Stratix V A7 i MAX V CPLD. #
• $ quartus_fid –kabel USB-Blaster -a
• Info: Naredba: quartus_fid –cable=USB-Blaster -a
• Info (208809): Korištenje kabela za programiranje “USB-Blaster na sj-sng-z4 [USB-0]”
  1. USB-Blaster na sj-sng-z4 [USB-0]
• 029030DD 5SGXEA7H(1|2|3)/5SGXEA7K1/..
• 020A40DD 5M2210Z/EPM2210
• Informacije: Intel Quartus Prime 64-bit Fault Injection Debugger bio je uspješan.
• 0 grešaka, 0 upozorenja
• ############################################### #
• # Programirajte Stratix V uređaj
• # Opcija –index navodi operacije koje se izvode na povezanom uređaju.
• # “=svgx.sof” pridružuje .sof file s uređajem
• # “#p” znači programirati uređaj #
• $ quartus_fid – kabel USB-Blaster – indeks “@1=svgx.sof#p” . . .
• Informacije (209016): Konfiguriranje indeksa uređaja 1
• Info (209017): Uređaj 1 sadrži JTAG ID kod 0x029030DD
• Info (209007): Konfiguracija je uspjela — 1 uređaj(i) konfiguriran
• Info (209011): Uspješno izvedena operacija(e)
• Info (208551): Programski potpis u uređaj 1.
• Informacije: Intel Quartus Prime 64-bit Fault Injection Debugger bio je uspješan.
• 0 grešaka, 0 upozorenja
• ############################################### #
• # Ubacite grešku u uređaj.
• # Operator #i ukazuje na ubacivanje grešaka
• # -n 3 ukazuje na ubacivanje 3 greške #
• $ quartus_fid – kabel USB-Blaster – indeks “@1=svgx.sof#i” -n 3
• Informacije: Naredba: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 3
• Info (208809): Korištenje kabela za programiranje “USB-Blaster na sj-sng-z4 [USB-0]”
• Informacije (208521): ubacuje 3 pogreške u uređaj(e)
• Informacije: Intel Quartus Prime 64-bit Fault Injection Debugger bio je uspješan.
• 0 grešaka, 0 upozorenja
• ############################################### #
• # Interaktivni način rada.
• # Korištenje #i operacije s -n 0 stavlja debugger u interaktivni mod.
• # Imajte na umu da su 3 greške ubačene u prethodnoj sesiji;
• # “E” očitava trenutne greške u IP jezgri EMR Unloader-a. #
• $ quartus_fid – kabel USB-Blaster – indeks “@1=svgx.sof#i” -n 0
• Informacije: Naredba: quartus_fid –cable=USB-Blaster –index=@1=svgx.sof#i -n 0
• Info (208809): Korištenje kabela za programiranje “USB-Blaster na sj-sng-z4 [USB-0]”
• Unesi :
• 'F' za unos greške
• 'E' za čitanje EMR
• 'S' za brisanje pogreške
• 'Q' za napuštanje E
• Info (208540): Čitanje EMR polja
• Informacije (208544): 3 pogreške okvira otkrivene su u uređaju 1.
• Info (208545): Greška #1: Jedna greška u okviru 0x1028 na bitu 0x21EA.
• Info (10914): Greška #2: Neispravljiva višebitna greška u okviru 0x1116.
• Info (208545): Greška #3: Jedna greška u okviru 0x1848 na bitu 0x128C.
• 'F' za unos greške
• 'E' za čitanje EMR
• 'S' za brisanje pogreške
• 'Q' za izlaz iz Q-a
• Info: Intel Quartus Prime 64-bit Fault Injection Debugger bio je uspješan. 0 grešaka, 0 upozorenja
• Info: Maksimalna virtualna memorija: 1522 megabajta
• Info: Obrada završena: Mon Nov 3 18:50:00 2014
• Info: Proteklo vrijeme: 00:00:29
• Info: Ukupno CPU vrijeme (na svim procesorima): 00:00:13

Značajka ciljanog ubacivanja greške

Bilješka

Fault Injection Debugger ubacuje greške u FPGA nasumično. Međutim, značajka ciljanog ubacivanja grešaka omogućuje vam ubacivanje grešaka u ciljane lokacije u CRAM-u. Ova operacija može biti korisna, nprample, ako ste primijetili SEU događaj i želite testirati FPGA ili odgovor sustava na isti događaj nakon izmjene strategije oporavka. Značajka ciljanog ubacivanja greške dostupna je samo iz sučelja naredbenog retka. Možete odrediti da se pogreške ubacuju iz naredbenog retka ili u prompt modu. Povezane informacije

AN 539: Metodologija testiranja ili otkrivanje grešaka i oporavak pomoću CRC-a u Intelovim FPGA uređajima

Određivanje popisa pogrešaka iz naredbenog retka

Značajka ciljanog ubacivanja greške omogućuje vam da odredite popis pogrešaka iz naredbenog retka, kao što je prikazano u sljedećem primjeruample: c:\Users\sng> quartus_fid -c 1 – i “@1= svgx.sof#i ” -n 2 -user=”@1= 0x2274 0x05EF 0x2264 0x0500″ Gdje: c 1 označava da je FPGA kontroliran prvim kabelom na računalu. i “@1= six.sof#i ” označava da je prvi uređaj u lancu učitan objektom file svgx.sof i bit će ubačen s greškama. n 2 označava da će se unijeti dvije greške. user=”@1= 0x2274 0x05EF 0x2264 0x0500” korisnički je specificiran popis grešaka koje treba ubaciti. U ovom prample, uređaj 1 ima dvije greške: u okviru 0x2274, bit 0x05EF i u okviru 0x2264, bit 0x0500.

Određivanje popisa pogrešaka iz načina upita

Značajkom ciljanog ubacivanja grešaka možete upravljati interaktivno tako da odredite broj grešaka na 0 (-n 0). Fault Injection Debugger predstavlja naredbe načina prompta i njihove opise.

Naredba za brz način rada	Opis
F	Ubaci grešku
E	Pročitajte EMR
S	Pogreške ribanja
Q	Prestati

U brzom načinu možete izdati samo naredbu F za ubacivanje jedne greške na nasumično mjesto u uređaju. U sljedećem prampkoristeći naredbu F u brzom načinu, ubacuju se tri pogreške. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC +

• Greška 1 – Greška jednog bita u okviru 0x12, bit 0x34
• Pogreška 2 – Neispravljiva pogreška u okviru 0x56, bit 0x78 (* označava višebitnu pogrešku)
• Pogreška 3 – Dvostruka susjedna pogreška u okviru 0x9A, bit 0xBC (a + označava pogrešku dvostrukog bita)

F 0x12 0x34 0x56 0x78 * Umetnuta je jedna (zadana) pogreška: Pogreška 1 – Pogreška jednog bita u okviru 0x12, bit 0x34. Lokacije nakon prvog okvira/bitne lokacije se zanemaruju. F #3 0x12 0x34 0x56 0x78 * 0x9A 0xBC + 0xDE 0x00

Umetnute su tri pogreške:

• Greška 1 – Greška jednog bita u okviru 0x12, bit 0x34
• Pogreška 2 – Neispravljiva pogreška na okviru 0x56, bit 0x78
• Pogreška 3 – Dvostruka susjedna pogreška na okviru 0x9A, bit 0xBC
• Lokacije nakon prva 3 para okvir/bit se zanemaruju

Određivanje položaja CRAM bitova

Bilješka: 

Kada Fault Injection Debugger otkrije pogrešku CRAM EDCRC, registar poruka o pogrešci (EMR) sadrži sindrom, broj okvira, lokaciju bita i vrstu pogreške (jednostruku, dvostruku ili višebitnu) otkrivene CRAM pogreške. Tijekom testiranja sustava, spremite sadržaj EMR-a koji je prijavio Fault Injection Debugger kada otkrijete EDCRC grešku. Uz snimljeni EMR sadržaj, možete dostaviti brojeve okvira i bitova Fault Injection Debugger-u za reprodukciju grešaka primijećenih tijekom testiranja sustava, za daljnji dizajn i karakterizaciju odgovora oporavka sustava na tu grešku.

Povezane informacije
AN 539: Metodologija testiranja ili otkrivanje grešaka i oporavak pomoću CRC-a u Intelovim FPGA uređajima

Napredne opcije naredbenog retka: ASD regije i ponderiranje vrste pogreške

Možete koristiti sučelje naredbenog retka Fault Injection Debugger za ubacivanje pogrešaka u ASD regije i težinu tipova pogrešaka. Prvo navedete mješavinu vrsta pogrešaka (jednobitne, dvostruko susjedne i višebitne koje se ne mogu ispraviti) pomoću –weight . . opcija. Na primjerample, za mješavinu od 50% pojedinačnih pogrešaka, 30% dvostrukih susjednih pogrešaka i 20% višebitnih neispravljivih pogrešaka koristite opciju –weight=50.30.20. Zatim, za ciljanje ASD regije, upotrijebite opciju -smh za uključivanje SMH file i navedite ciljanu regiju ASD-a. Na primjerample: $ quartus_fid –cable=USB-BlasterII –index “@1=svgx.sof#pi” –weight=100.0.0 –smh=”@1=svgx.smh#2″ –number=30

Ovaj bivšiample naredba:

• Programira uređaj i ubacuje greške (niz pi)
• Ubacuje 100% jednobitne greške (100.0.0)
• Ubrizgava samo u ASD_REGION 2 (označeno #2)
• Ubrizgava 30 grešaka

Fault Injection IP Core User Guide Arhiva

IP Core verzija	Upute za korištenje
18.0	Fault Injection Intel FPGA IP Core korisnički priručnik
17.1	Korisnički priručnik za Intel FPGA Fault Injection IP Core
16.1	Altera Fault Injection IP Core korisnički priručnik
15.1	Altera Fault Injection IP Core korisnički priručnik

Ako verzija IP jezgre nije navedena, primjenjuje se korisnički priručnik za prethodnu verziju IP jezgre.

Povijest revizija dokumenta za Fault Injection IP Core User Guide

Verzija dokumenta	Intel Quartus Prime verzija	Promjene
2019.07.09	18.1	Ažurirano Fault Injection IP Pin Opis temu za pojašnjenje signala Reset, error_injected i error_scrubbed.
2018.05.16	18.0	• Dodane su sljedeće teme iz priručnika Intel Quartus Prime Pro Edition: —   Definiranje područja ubrizgavanja kvara i podteme. —   Korištenje Fault Injection Debuggera i podteme. —   Sučelje naredbenog retka i podteme. • Preimenovana jezgra Intel FPGA Fault Injection IP u Fault Injection Intel FPGA IP.

Datum	Verzija	Promjene
2017.11.06	17.1	• Rebranded u Intel. • Dodana podrška za Intel Cyclone 10 GX uređaj.
2016.10.31	16.1	Ažurirana podrška za uređaj.
2015.12.15	15.1	• Promijenjen softver Quartus II u Quartus Prime. • Ispravljena srodna poveznica za samoreferenciranje.
2015.05.04	15.0	Početno izdanje.

 

Dokumenti / Resursi

intel UG-01173 Fault Injection FPGA IP Core [pdf] Korisnički priručnik UG-01173 Fault Injection FPGA IP Core, UG-01173, Fault Injection FPGA IP Core, Injection c, Injection FPGA IP Core

Reference

• korisnički priručnik