intel MAX 10 FPGA uređaji preko UART-a s procesorom Nios II

Informacije o proizvodu

Referentni dizajn pruža jednostavnu aplikaciju koja implementira osnovne značajke daljinske konfiguracije u sustavima baziranim na Nios II za MAX 10 FPGA uređaje. UART sučelje uključeno u MAX 10 FPGA Development Kit koristi se zajedno s Altera UART IP jezgrom za pružanje funkcionalnosti daljinske konfiguracije. MAX10 FPGA uređaji pružaju mogućnost pohranjivanja do dvije konfiguracijske slike koje dodatno poboljšavaju značajku nadogradnje daljinskog sustava.

Kratice

Kratica	Opis
Avalon-MM	Avalon Memory-Mapped Configuration Flash memorija
CFM	Grafičko korisničko sučelje
ICB	Konfiguracijski bit inicijalizacije
KARTA/.karta	Mapa memorije File
Nios II EDS	Nios II Embedded Design Suite podrška
PFL	Parallel Flash Loader IP jezgra
POF/.pof	Objekt programera File
QSPI	Quad serijsko periferno sučelje
RPD/.rpd	Neobrađeni programski podaci
SBT	Alati za izradu softvera
SOF/.sof	SRAM objekt File
KOŠARICA	Univerzalni asinkroni prijemnik/odašiljač
UFM	Korisnička flash memorija

Upute za uporabu proizvoda

Preduvjet

Primjena ovog referentnog dizajna zahtijeva da imate navedenu razinu znanja ili iskustva u sljedećim područjima:

Zahtjevi:

Sljedeći su hardverski i softverski zahtjevi za referentni dizajn:

Referentni dizajn Files

File Ime	Opis
Tvornička_slika	U načinu konfiguracije slika s dvostrukom konfiguracijom, CFM1 i CFM2 kombiniraju se u jednu CFM pohranu.
app_image_1	Dizajn hardvera Quartus II file koji zamjenjuje app_image_2 tijekom daljinske nadogradnje sustava.
app_image_2	Kod softverske aplikacije Nios II djeluje kao upravljač za dizajn sustava daljinske nadogradnje.
Remote_system_upgrade.c
tvornička_primjena1.pof	Programiranje Quartus II file koji se sastoji od tvorničke slike i aplikacija slika 1, koja se programira u CFM0 i CFM1 & CFM2 odnosno na početnom stage.
tvornička_aplikacija1.rpd
aplikacija_slika_1.rpd
aplikacija_slika_2.rpd
Nios_aplikacija.pof

Referentni dizajn pruža jednostavnu aplikaciju koja implementira osnovne značajke daljinske konfiguracije u sustavima baziranim na Nios II za MAX 10 FPGA uređaje. UART sučelje uključeno u MAX 10 FPGA Development Kit koristi se zajedno s Altera UART IP jezgrom za pružanje funkcionalnosti daljinske konfiguracije.

Povezane informacije

Referentni dizajn Files

Daljinska nadogradnja sustava s MAX 10 FPGA Overview

Sa značajkom daljinske nadogradnje sustava, poboljšanja i ispravci grešaka za FPGA uređaje mogu se obaviti daljinski. U okruženju ugrađenog sustava, firmver se mora često ažurirati preko različitih vrsta protokola, kao što su UART, Ethernet i I2C. Kada ugrađeni sustav uključuje FPGA, ažuriranja firmvera mogu uključivati ​​ažuriranja slike hardvera na FPGA.
MAX10 FPGA uređaji pružaju mogućnost pohranjivanja do dvije konfiguracijske slike koje dodatno poboljšavaju značajku nadogradnje daljinskog sustava. Jedna od slika bit će rezervna slika koja se učitava ako dođe do pogreške u trenutnoj slici.

Kratice

Tablica 1: Popis kratica

Kratica Opis
Avalon-MM	Avalon Memory-Mapped
CFM	Konfiguracijska flash memorija
GUI	Grafičko korisničko sučelje
ICB	Konfiguracijski bit inicijalizacije
KARTA/.karta	Mapa memorije File
Nios II EDS	Nios II Embedded Design Suite podrška
PFL	Parallel Flash Loader IP jezgra
POF/.pof	Objekt programera File

• Intel Corporation. Sva prava pridržana. Intel, Intelov logotip, riječi i logotipi Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus i Stratix zaštitni su znakovi Intel Corporation ili njegovih podružnica u SAD-u i/ili drugim zemljama. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne obavijesti. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Klijentima Intela savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga.
• Ostala imena i robne marke mogu se smatrati vlasništvom drugih.

Preduvjet

Kratica QSPI	Opis Quad serijsko periferno sučelje
RPD/.rpd	Neobrađeni programski podaci
SBT	Alati za izradu softvera
SOF/.sof	SRAM objekt File
UART	Univerzalni asinkroni prijemnik/odašiljač
UFM	Korisnička flash memorija

Preduvjet

• Primjena ovog referentnog dizajna zahtijeva da imate navedenu razinu znanja ili iskustva u sljedećim područjima:
• Radno poznavanje sustava Nios II i alata za njihovu izgradnju. Ovi sustavi i alati uključuju softver Quartus® II, Qsys i Nios II EDS.
• Poznavanje Intelovih metodologija i alata za konfiguraciju FPGA, kao što je interna konfiguracija MAX 10 FPGA, značajka daljinske nadogradnje sustava i PFL.

Zahtjevi

• Sljedeći su hardverski i softverski zahtjevi za referentni dizajn:
• MAX 10 FPGA razvojni komplet
• Quartus II verzija 15.0 s Nios II EDS
• Računalo s ispravnim UART drajverom i sučeljem
• Bilo koji binarni/heksadecimalni file urednik

Referentni dizajn Files

Tablica 2: Dizajn Files Uključeno u referentni dizajn

File Ime Tvornička_slika	Opis • Dizajn hardvera Quartus II file pohraniti u CFM0. • Rezervna slika/tvornička slika koja će se koristiti kada dođe do pogreške u preuzimanju slike aplikacije.
app_image_1	• Dizajn hardvera Quartus II file pohraniti u CFM1 i CFM2.(1) • Početna slika aplikacije učitana u uređaj.

1. U načinu konfiguracije slika s dvostrukom konfiguracijom, CFM1 i CFM2 kombiniraju se u jednu pohranu CFM.

File Ime app_image_2	Opis Dizajn hardvera Quartus II file koja zamjenjuje app_image_2 tijekom udaljene nadogradnje sustava.
Udaljena_nadogradnja_sustava.c	Kod softverske aplikacije Nios II koji djeluje kao upravljač za dizajn sustava za daljinsku nadogradnju.
Udaljeni terminal.exe	• Izvršna file s GUI-jem. • Funkcionira kao terminal za host za interakciju s MAX 10 FPGA razvojnim kompletom. • Šalje podatke o programiranju putem UART-a. • Uključen je izvorni kod za ovaj terminal.

Tablica 3: Master Files Uključeno u referentni dizajn

Možete koristiti ove majstore files za referentni dizajn bez sastavljanja dizajna files.

File Ime   tvornička_aplikacija1.pof tvornička_aplikacija1.rpd	Opis Programiranje Quartus II file koji se sastoji od tvorničke slike i slike aplikacije 1, koje se programiraju u CFM0 i CFM1 & CFM2 redom na početnim stage.
tvornička_aplikacija2.pof tvornička_aplikacija2.rpd	• Quartus II programiranje file koji se sastoji od tvorničke slike i aplikacijske slike 2. • Slika aplikacije 2 bit će ekstrahirana kasnije kako bi zamijenila sliku aplikacije 1 tijekom nadogradnje udaljenog sustava, pod nazivom application_ image_2.rpd u nastavku.
aplikacija_slika_1.rpd	Quartus II neobrađeni programski podaci file koji sadrže samo sliku aplikacije 1.
aplikacija_slika_2.rpd	Quartus II neobrađeni programski podaci file koji sadrži samo sliku aplikacije 2.
Nios_aplikacija.pof	• Programiranje file koja se sastoji od softverske aplikacije procesora Nios II .hex file samo. • Za programiranje u vanjski QSPI flash.
pfl.sof	• Quartus II .sof koji sadrži PFL. • Programiran u QSPI flash na MAX 10 FPGA razvojnom kompletu.

Referentni dizajn Funkcionalni opis

Procesor Nios II Gen2

• Procesor Nios II Gen2 u referentnom dizajnu ima sljedeće funkcije:
• Master sabirnice koji upravlja svim operacijama sučelja s Altera On-Chip Flash IP jezgrom uključujući čitanje, pisanje i brisanje.
• Pruža algoritam u softveru za primanje programskog toka bitova s ​​glavnog računala i pokretanje rekonfiguracije putem IP jezgre dvostruke konfiguracije.
• Morate u skladu s tim postaviti vektor resetiranja procesora. Ovo je kako bi se osiguralo da procesor pokreće ispravan aplikacijski kod s UFM ili vanjskog QSPI flasha.
• Bilješka: Ako je aplikacijski kod Nios II velik, Intel preporučuje da pohranite aplikacijski kod u vanjski QSPI flash. U ovom referentnom dizajnu, vektor resetiranja pokazuje na vanjski QSPI flash gdje je pohranjen Nios II aplikacijski kod.

Povezane informacije

• Nios II Gen2 Vodič za razvoj hardvera
• Pruža više informacija o razvoju procesora Nios II Gen2.

Altera Flash IP Core na čipu

• Altera On-Chip Flash IP jezgra funkcionira kao sučelje za procesor Nios II za obavljanje operacije čitanja, pisanja ili brisanja na CFM i UFM. Altera On-Chip Flash IP jezgra omogućuje vam pristup, brisanje i ažuriranje CFM-a s novim konfiguracijskim protokom bitova. Altera On-Chip Flash IP uređivač parametara prikazuje unaprijed određeni raspon adresa za svaki memorijski sektor.

Povezane informacije

• Altera Flash IP Core na čipu
• Pruža više informacija o Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Možete koristiti Altera Dual Configuration IP jezgru za pristup bloku nadogradnje udaljenog sustava u MAX 10 FPGA uređaja. Altera Dual Configuration IP jezgra omogućuje vam pokretanje rekonfiguracije nakon preuzimanja nove slike.

Povezane informacije

• Altera Dual Configuration IP Core
• Pruža više informacija o Altera Dual Configuration IP Core

Altera UART IP Core

• UART IP jezgra omogućuje komunikaciju tokova serijskih znakova između ugrađenog sustava u MAX 10 FPGA i vanjskog uređaja. Kao Avalon-MM master, Nios II procesor komunicira s UART IP jezgrom, koja je Avalon-MM slave. Ova komunikacija se vrši čitanjem i pisanjem kontrolnih i podatkovnih registara.
• Jezgra implementira vremensko usklađivanje RS-232 protokola i pruža sljedeće značajke:
• podesiva brzina prijenosa podataka, paritet, stop i podatkovni bitovi
• dodatni RTS/CTS signali kontrole protoka

Povezane informacije

• UART jezgra
• Pruža više informacija o UART Core.

Generički Quad SPI kontroler IP Core

• IP jezgra Generic Quad SPI Controller funkcionira kao sučelje između MAX 10 FPGA, vanjske bljeskalice i ugrađene QSPI bljeskalice. Jezgra omogućuje pristup QSPI flashu kroz operacije čitanja, pisanja i brisanja.
  Kada se aplikacija Nios II proširi s više uputa, file veličina hexa file generiran iz aplikacije Nios II bit će veći. Iznad određenog ograničenja veličine, UFM neće imati dovoljno prostora za pohranjivanje šesterokuta aplikacije file. Da biste to riješili, možete upotrijebiti vanjski QSPI flash dostupan na MAX 10 FPGA razvojnom kompletu za pohranu heksadecimalne aplikacije file.

Dizajn softverske aplikacije Nios II EDS

• Referentni dizajn uključuje programski kod Nios II koji kontrolira dizajn sustava daljinske nadogradnje. Softverski aplikacijski kod Nios II odgovara glavnom terminalu putem UART-a izvršavanjem specifičnih instrukcija.

Ažuriranje slika aplikacije na daljinu

• Nakon što ste prenijeli programski tok bitova file korištenjem udaljenog terminala, softverska aplikacija Nios II dizajnirana je za sljedeće:

1. Postavite Altera On-Chip Flash IP core Control Register da ukloni zaštitu CFM1 & 2 sektora.
2. Izvršite operaciju brisanja sektora na CFM1 i CFM2. Softver ispituje statusni registar Altera On-Chip Flash IP jezgre kako bi osigurao da je brisanje uspješno dovršeno.
3. Primanje 4 bajta toka bitova odjednom od stdin. Standardni ulaz i izlaz mogu se koristiti za primanje podataka izravno s glavnog terminala i ispis izlaza na njega. Tipovi standardnih ulaznih i izlaznih opcija mogu se postaviti putem BSP uređivača u Nios II Eclipse Build alatu.
4. Obrće redoslijed bitova za svaki bajt.
   • Bilješka: Zbog konfiguracije Altera On-Chip Flash IP Core, svaki bajt podataka mora biti obrnut prije nego što se zapiše u CFM.
5. Počnite pisati 4 bajta podataka odjednom u CFM1 i CFM2. Ovaj proces se nastavlja do kraja programiranja toka bitova.
6. Anketira statusni registar Altera On-Chip Flash IP-a kako bi se osigurala uspješna operacija pisanja. Traži poruku koja označava da je prijenos dovršen.
   • Bilješka: Ako operacija pisanja ne uspije, terminal će zaustaviti proces slanja toka bitova i generirati poruku o pogrešci.
7. Postavlja kontrolni registar za ponovnu zaštitu CFM1 i CFM2 kako bi se spriječile neželjene operacije pisanja.

Povezane informacije

• pof Generiranje kroz programiranje pretvaranja Files uključeno
• Pruža informacije o stvaranju rpd-a files tijekom programiranja pretvaranja files.

Pokretanje rekonfiguracije na daljinu

• Nakon što odaberete operaciju rekonfiguracije okidača u udaljenom terminalu domaćina, softverska aplikacija Nios II učinit će sljedeće:

1. Primite naredbu sa standardnog unosa.
2. Pokrenite rekonfiguraciju sa sljedeće dvije operacije pisanja:

• Zapišite 0x03 na pomaknutu adresu 0x01 u IP jezgri dvostruke konfiguracije. Ova operacija prepisuje fizički CONFIG_SEL pin i postavlja sliku 1 kao sljedeću sliku konfiguracije pokretanja.
• Zapišite 0x01 na adresu pomaka 0x00 u IP jezgri dvostruke konfiguracije. Ova operacija pokreće rekonfiguraciju slike aplikacije u CFM1 i CFM2

Vodič kroz referentni dizajn

Generiranje programiranja Files

• Morate generirati sljedeće programiranje fileprije nego što budete mogli koristiti nadogradnju daljinskog sustava na MAX 10 FPGA razvojnom kompletu:

Za QSPI programiranje:

• sof—koristiti pfl.sof uključen u referentni dizajn ili možete odlučiti stvoriti drugačiji .sof koji sadrži vaš vlastiti PFL dizajn
• pof—konfiguracija file generiran iz .hex i programiran u QSPI flash.
• Za udaljena nadogradnja sustava:
• pof—konfiguracija file generiran iz .sof i programiran u unutarnju bljeskalicu.
• rpd—sadrži podaci za unutarnju bljeskalicu koji uključuju ICB postavke, CFM0, CFM1 i UFM.
• karta—drži adresu za svaki memorijski sektor ICB postavki, CFM0, CFM1 i UFM.

Generiranje files za QSPI programiranje

Za generiranje .pof file za QSPI programiranje, izvršite sljedeće korake:

1. Izgradite projekt Nios II i generirajte HEX file.
   • Bilješka: Pogledajte AN730: Metode pokretanja procesora Nios II u MAX 10 uređaja za informacije o izgradnji projekta Nios II i generiranju HEX-a file.
2. Na File izborniku kliknite Pretvori programiranje Files.
3. Pod programiranjem izlaza file, odaberite Programmer Object File (.pof) u Programiranju file popis vrsta.
4. Na popisu Mode odaberite 1-bit Passive Serial.
5. Na popisu uređaja za konfiguraciju odaberite CFI_512Mb.
6. u File polje za naziv, navedite file naziv za programiranje file želite stvoriti.
7. U ulazu files za pretvorbu popisa uklonite redak s podacima Opcije i SOF. Pritisnite Add Hex Data i pojavit će se dijaloški okvir Add Hex Data. U okviru Add Hex Data odaberite Apsolutno adresiranje i umetnite .hex file generirano iz Nios II EDS Build Tools.
8. Nakon što postavite sve postavke, kliknite Generiraj za generiranje povezanog programiranja file.

Povezane informacije

AN730: Metode pokretanja Nios II procesora u MAX 10 FPGA uređaja
Generiranje files za daljinsku nadogradnju sustava

Za generiranje .pof, .map i .rpd files za daljinsku nadogradnju sustava, izvršite sljedeće korake:

1. Vratite Factory_image, application_image_1 i application_image_2 i kompajlirajte sva tri dizajna.
2. Generirajte dva .pof fileopisani su u sljedećoj tablici:
   • Bilješka: Pogledajte Generiranje .pof kroz programiranje pretvaranja Files za korake generiranja .pof files.
3. Otvorite app2.rpd koristeći bilo koji hex editor.
4. U heksadecimalnom uređivaču odaberite blok binarnih podataka na temelju početnog i završnog pomaka pozivajući se na .map file. Početni i krajnji pomak za 10M50 uređaj je 0x12000 odnosno 0xB9FFF. Kopirajte ovaj blok u novi file i spremite ga u drugi .rpd file. Ovaj novi .rpd file sadrži samo sliku aplikacije 2.

pof Generiranje kroz programiranje pretvaranja Files

Za pretvaranje .sof files do .pof files, slijedite ove korake:

1. Na File izborniku kliknite Pretvori programiranje Files.
2. Pod programiranjem izlaza file, odaberite Programmer Object File (.pof) u Programiranju file popis vrsta.
3. Na popisu Mode odaberite Interna konfiguracija.
4. u File polje za naziv, navedite file naziv za programiranje file želite stvoriti.
5. Za generiranje karte memorije File (.map), uključite Create Memory Map File (Automatski generiraj izlaz_file.karta). .map sadrži adresu CFM i UFM s ICB postavkom koju ste postavili putem opcije Option/Boot Info.
6.  Za generiranje neobrađenih programskih podataka (.rpd), uključite Stvori konfiguracijske podatke RPD (Generiraj izlaz_file_auto.rpd).
   Uz pomoć Mape pamćenja File, možete jednostavno identificirati podatke za svaki funkcionalni blok u .rpd file. Također možete izdvojiti flash podatke za alate za programiranje treće strane ili ažurirati konfiguraciju ili korisničke podatke putem Altera On-Chip Flash IP-a.
7. .sof se može dodati putem unosa files za pretvaranje popisa i možete dodati do dva .sof files.
   • U svrhu daljinske nadogradnje sustava, možete zadržati izvorne podatke stranice 0 u .pof i zamijeniti podatke stranice 1 s novim .sof file. Da biste to učinili, morate dodati .pof file na stranici 0, dakle
     dodajte .sof stranicu, zatim dodajte novu .sof file do
8. Nakon što postavite sve postavke, kliknite Generiraj za generiranje povezanog programiranja file.

Programiranje QSPI

Za programiranje Nios II aplikacijskog koda u QSPI flash, izvršite sljedeće korake:

1. Na razvojnom kompletu MAX 10 FPGA prebacite MAX10_BYPASSn na 0 da biste premostili ugrađeni VTAP (MAX II) uređaj.
2. Spojite Intel FPGA kabel za preuzimanje (bivši USB Blaster) na JTAG zaglavlje.
3. U prozoru Programer kliknite Hardware Setup i odaberite USB Blaster.
4. Na popisu Mode odaberite JTAG.
5. Pritisnite gumb Auto Detect na lijevom oknu.
6. Odaberite uređaj koji želite programirati i kliknite Dodaj File.
7. Odaberite pfl.sof.
8. Pritisnite Start za početak programiranja.
9. Nakon uspješnog programiranja, bez isključivanja ploče, ponovno kliknite gumb Auto Detect na lijevom oknu. Vidjet ćete QSPI_512Mb flash koji se pojavljuje u prozoru programatora.
10. Odaberite QSPI uređaj i kliknite Dodaj File.
11. Odaberite .pof file generiran prethodno iz .hex file.
12. Pritisnite Start za početak programiranja QSPI flasha.

Programiranje FPGA s početnom slikom pomoću JTAG

Morate programirati app1.pof u FPGA kao početnu sliku uređaja. Za programiranje app1.pof u FPGA, izvršite sljedeće korake:

1. U prozoru Programer kliknite Hardware Setup i odaberite USB Blaster.
2. Na popisu Mode odaberite JTAG.
3. Pritisnite gumb Auto Detect na lijevom oknu.
4. Odaberite uređaj koji želite programirati i kliknite Dodaj File.
5. Odaberite app1.pof.
6. Pritisnite Start za početak programiranja.

Ažuriranje slike i pokretanje rekonfiguracije pomoću UART-a

Da biste daljinski konfigurirali svoj MAX10 FPGA razvojni komplet, izvršite sljedeće korake:

1. Bilješka: Prije nego počnete, osigurajte sljedeće:
   • CONFIG_SEL pin na ploči je postavljen na 0
   • UART priključak vaše ploče je spojen na vaše računalo
   • Otvorite Remote Terminal.exe i otvorit će se sučelje Remote Terminal.
2. Pritisnite Postavke i pojavit će se prozor postavki serijskog priključka.
3. Postavite parametre udaljenog terminala da odgovaraju UART postavkama odabranim u Quartus II UART IP jezgri. Nakon dovršetka podešavanja kliknite OK.
4. Pritisnite gumb nCONFIG na razvojnom kompletu ili unesite 1 u tekstni okvir Pošalji, a zatim pritisnite Enter.
   • Na terminalu će se pojaviti popis izbora operacija, kao što je prikazano u nastavku:
   • Bilješka: Da biste odabrali operaciju, unesite broj u tekstni okvir Pošalji, a zatim pritisnite Enter.
5. Za ažuriranje slike aplikacije 1 sa slikom aplikacije 2, odaberite operaciju 2. Od vas će se tražiti da unesete početnu i završnu adresu CFM1 i CFM2.
   • Bilješka: Adresa prikazana na karti file uključuje ICB postavke, CFM i UFM ali Altera On-Chip
   • Flash IP može pristupiti samo CFM i UFM. Dakle, postoji pomak adrese između adrese prikazane na karti file i Altera On-Chip Flash IP prozor s parametrima.
6. Unesite adresu na temelju adrese navedene u prozoru parametra Altera On-Chip Flash IP.
   • Brisanje će automatski započeti nakon što unesete krajnju adresu.
7. Nakon uspješnog brisanja, od vas će se tražiti da unesete programiranje .rpd file za aplikaciju slika 2.
   • Za prijenos slike kliknite PošaljiFile gumb, a zatim odaberite .rpd koji sadrži samo sliku aplikacije 2 i kliknite Otvori.
   • Bilješka: Osim slike aplikacije 2, možete koristiti bilo koju novu sliku koju želite ažurirati na uređaju.
   • Proces ažuriranja započet će izravno i možete pratiti napredak putem terminala. Izbornik operacija će zatražiti Gotovo i sada možete odabrati sljedeću operaciju.
8. Za pokretanje rekonfiguracije odaberite radnju 4. Možete promatrati ponašanje LED-a koje ukazuje na drugačiju sliku učitanu u uređaj.

Slika	LED status (aktivno nisko)
Tvornička slika	01010
Slika aplikacije 1	10101
Slika aplikacije 2	01110

Povijest revizija dokumenta

Datum	Verzija	Promjene
veljače 2017	2017.02.21	Preimenovan u Intel.
lipnja 2015	2015.06.15	Početno izdanje.

Dokumenti / Resursi

intel MAX 10 FPGA uređaji preko UART-a s procesorom Nios II [pdf] Korisnički priručnik MAX 10 FPGA uređaja preko UART-a s procesorom Nios II, MAX 10 FPGA uređaja, preko UART-a s procesorom Nios II, preko UART-a, UART procesora Nios II, UART procesora Nios II

Reference

• korisnički priručnik