intel MAX 10 FPGA lako ma luna o UART me ka Nios II kaʻina

ʻIke Huahana

Hāʻawi ka hoʻolālā kuhikuhi i kahi noi maʻalahi e hoʻokō i nā hiʻohiʻona hoʻonohonoho mamao maʻamau i nā ʻōnaehana hoʻokumu Nios II no nā polokalamu MAX 10 FPGA. Hoʻohana pū ʻia ka UART interface i loko o ka MAX 10 FPGA Development Kit me Altera UART IP core e hoʻolako i ka hana hoʻonohonoho mamao. Hāʻawi nā polokalamu MAX10 FPGA i ka hiki ke mālama i nā kiʻi hoʻonohonoho ʻelua e hoʻomaikaʻi hou i ka hiʻohiʻona hoʻonui ʻōnaehana mamao.

Nā pōkole

Pōʻokoʻa	wehewehe
Avalon-MM	ʻO ka hoʻomanaʻo ʻana o Avalon Memory-Mapped Configuration Flash memory
CFM	Mea hoʻohana kiʻi kiʻi
ICB	Bit hoʻonohonoho hoʻomaka
MAP/.palapala ʻāina	Palapala Hoʻomanaʻo File
Nios II EDS	Kākoʻo ʻo Nios II Hoʻohui Hoʻolālā Suite
PFL	Pākuʻi Flash Loader IP kumu
POF/.pof	Mea polokalamu polokalamu File
QSPI	Pākuʻi pākuʻi ʻaoʻao pili
RPD/.rpd	ʻIkepili polokalamu maka
SBT	Nā mea hana lako polokalamu
SOF/.sof	Mea SRAM File
KAA	Mea hoʻokipa asynchronous āpau
UFM	Hoʻomanaʻo uila uila

Nā ʻōlelo hoʻohana huahana

Pono mua

Pono ka noi o kēia hoʻolālā kuhikuhi e loaʻa iā ʻoe ka pae i hōʻike ʻia o ka ʻike a i ʻole ka ʻike ma nā wahi aʻe:

Pono:

Eia nā pono lako a me nā lako polokalamu no ka hoʻolālā kuhikuhi.

Hoʻolālā Kuhikuhi Files

File inoa	wehewehe
Kiʻi_hana	Ma ke ʻano hoʻonohonoho kiʻi hoʻonohonoho ʻelua, CFM1 a me CFM2 hui ʻia i loko o kahi waihona CFM hoʻokahi.
app_image_1	Hoʻolālā lako ʻo Quartus II file e pani ana i ka app_image_2 i ka wā o kahi hoʻonui ʻōnaehana mamao.
app_image_2	Nios II lako polokalamu noi code hana e like me ka mana no ka hoʻolālā ʻōnaehana hoʻonui mamao.
Remote_system_upgrade.c
factory_application1.pof	ʻO ka papahana Quartus II file aia i loko o ke kiʻi hale hana a kiʻi noiʻi 1, e hoʻolālā ʻia i CFM0 a me CFM1 & CFM2 pakahi ma ka s muatage.
factory_application1.rpd
application_image_1.rpd
application_image_2.rpd
Nios_application.pof

Hāʻawi ka hoʻolālā kuhikuhi i kahi noi maʻalahi e hoʻokō i nā hiʻohiʻona hoʻonohonoho mamao maʻamau i nā ʻōnaehana hoʻokumu Nios II no nā polokalamu MAX 10 FPGA. Hoʻohana pū ʻia ka UART interface i loko o ka MAX 10 FPGA Development Kit me Altera UART IP core e hoʻolako i ka hana hoʻonohonoho mamao.

ʻIke pili

Hoʻolālā Kuhikuhi Files

Hoʻonui i ka ʻōnaehana mamao me MAX 10 FPGA Overview

Me ka hiʻohiʻona hoʻomaikaʻi ʻana i ka ʻōnaehana mamao, hiki ke hana mamao ʻia nā hoʻomaikaʻi a me nā hoʻoponopono ʻino no nā polokalamu FPGA. I loko o kahi ʻōnaehana hoʻopili, pono e hoʻonui pinepine ʻia ka firmware ma luna o nā ʻano protocol like ʻole, e like me UART, Ethernet, a me I2C. Ke hoʻokomo ʻia ka ʻōnaehana hoʻokomo i kahi FPGA, hiki i nā hoʻolaha firmware ke hoʻokomo i nā mea hou o ke kiʻi ʻenehana ma ka FPGA.
Hāʻawi nā polokalamu MAX10 FPGA i ka hiki ke mālama i nā kiʻi hoʻonohonoho ʻelua e hoʻomaikaʻi hou i ka hiʻohiʻona hoʻonui ʻōnaehana mamao. ʻO kekahi o nā kiʻi ʻo ia ke kiʻi hope i hoʻouka ʻia inā loaʻa kahi hewa i ke kiʻi o kēia manawa.

Nā pōkole

Papa 1: Ka papa inoa o nā pōkole

Hōʻike ʻōlelo pōkole
Avalon-MM	Avalon Memory-Mapped
CFM	Hoʻonohonoho hoʻomanaʻo flash
GUI	Mea hoʻohana kiʻi kiʻi
ICB	Bit hoʻonohonoho hoʻomaka
MAP/.palapala ʻāina	Palapala Hoʻomanaʻo File
Nios II EDS	Kākoʻo ʻo Nios II Hoʻohui Hoʻolālā Suite
PFL	Pākuʻi Flash Loader IP kumu
POF/.pof	Mea polokalamu polokalamu File

• Huina Intel. Ua mālama ʻia nā kuleana āpau. ʻO Intel, ka Intel logo, Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus a me Stratix huaʻōlelo a me nā hōʻailona he mau hōʻailona o Intel Corporation a i ʻole kāna mau lālā ma US a/a i ʻole nā ​​ʻāina ʻē aʻe. Mālama ʻo Intel i ka hana o kāna huahana FPGA a me semiconductor i nā kikoʻī o kēia manawa e like me ka palapala hōʻoia maʻamau o Intel, akā mālama ʻia ke kuleana e hoʻololi i nā huahana a me nā lawelawe i kēlā me kēia manawa me ka ʻole o ka ʻike. ʻAʻole ʻo Intel i kuleana a i ʻole kuleana e puka mai ana mai ka noi a i ʻole ka hoʻohana ʻana i kekahi ʻike, huahana, a i ʻole lawelawe i wehewehe ʻia ma ʻaneʻi koe wale nō i ʻae ʻia ma ke kākau ʻana e Intel. Manaʻo ʻia nā mea kūʻai aku ʻo Intel e loaʻa i ka mana hou o nā kikoʻī hāmeʻa ma mua o ka hilinaʻi ʻana i kekahi ʻike i paʻi ʻia a ma mua o ke kau ʻana i nā kauoha no nā huahana a i ʻole nā ​​​​lawelawe.
• Hiki ke koi ʻia nā inoa a me nā hōʻailona ʻē aʻe ma ke ʻano he waiwai o nā poʻe ʻē aʻe.

Pono mua

Pōʻokoʻa QSPI	wehewehe Pākuʻi pākuʻi ʻaoʻao pili
RPD/.rpd	ʻIkepili polokalamu maka
SBT	Nā mea hana lako polokalamu
SOF/.sof	Mea SRAM File
UART	Mea hoʻokipa asynchronous āpau
UFM	Hoʻomanaʻo uila uila

Pono mua

• Pono ka noi o kēia hoʻolālā kuhikuhi e loaʻa iā ʻoe ka pae i hōʻike ʻia o ka ʻike a i ʻole ka ʻike ma nā wahi aʻe:
• ʻIke hana o nā ʻōnaehana Nios II a me nā mea hana e kūkulu ai iā lākou. Aia kēia mau ʻōnaehana a me nā mea hana i ka polokalamu Quartus® II, Qsys, a me ka Nios II EDS.
• ʻIke i nā ʻano hana hoʻonohonoho Intel FPGA a me nā mea hana, e like me ka MAX 10 FPGA hoʻonohonoho kūloko, hiʻohiʻona hoʻonui ʻōnaehana mamao a me PFL.

Nā koi

• Eia nā pono lako a me nā lako polokalamu no ka hoʻolālā kuhikuhi.
• MAX 10 FPGA pahu hoʻomohala
• ʻO Quartus II version 15.0 me Nios II EDS
• He kamepiula me kahi mea hoʻokele UART hana a me ka interface
• Kekahi binary/hexadecimal file hoʻoponopono

Hoʻolālā Kuhikuhi Files

Papa 2: Hoʻolālā Files Hoʻokomo ʻia i loko o ka Hoʻolālā Reference

File inoa Kiʻi_hana	wehewehe • Quartus II lako lako hana file e mālama ʻia ma CFM0. • E hoʻohana ʻia ke kiʻi hāʻule hope/kiʻi hale hana ke loaʻa ka hewa i ka hoʻoiho kiʻi noi.
app_image_1	• Quartus II lako lako hana file e mālama ʻia ma CFM1 a me CFM2.(1) • ʻO ke kiʻi noi mua i hoʻouka ʻia ma ka hāmeʻa.

1. Ma ke ʻano hoʻonohonoho hoʻonohonoho kiʻi hoʻonohonoho ʻelua, hoʻohui ʻia ʻo CFM1 a me CFM2 i kahi waihona CFM hoʻokahi.

File inoa app_image_2	wehewehe Hoʻolālā lako ʻo Quartus II file e pani ana i ka app_image_2 i ka wā e hoʻonui ai i ka ʻōnaehana mamao.
Hoʻonui_ ʻōnaehana_ mamao.c	ʻO Nios II polokalamu polokalamu code e hana ana ma ke ʻano he mea hoʻoponopono no ka hoʻolālā ʻōnaehana mamao.
Terminal mamao.exe	• Hiki ke hoʻokō file me kahi GUI. • Hana 'ia ma ke 'ano he pahu no ka mea ho'okipa e launa pū me MAX 10 FPGA pahu ho'omohala. • Hoʻouna i ka ʻikepili papahana ma o UART. • Hoʻokomo ʻia ke code kumu no kēia pahu.

Papa 3: Kumu Files Hoʻokomo ʻia i loko o ka Hoʻolālā Reference

Hiki iā ʻoe ke hoʻohana i kēia master files no ka manao kuhikuhi me ka houluulu ole i ka manao files.

File inoa   factory_application1.pof factory_application1.rpd	wehewehe ʻO ka papahana Quartus II file i loko o ke kiʻi hale hana a me ke kiʻi noiʻi 1, e hoʻolālā ʻia i CFM0 a me CFM1 & CFM2 i kēlā me kēia ma ka s mua.tage.
factory_application2.pof factory_application2.rpd	• ka papahana Quartus II file ʻo ia ka kiʻi hale hana a me ke kiʻi noi 2. • E unuhi ʻia ke kiʻi noiʻi 2 ma hope e hoʻololi i ke kiʻi noiʻi 1 i ka wā e hoʻonui ai i ka ʻōnaehana mamao, i kapa ʻia ʻo application_ image_2.rpd ma lalo.
application_image_1.rpd	ʻO ka ʻikepili hoʻolālā maka o Quartus II file i loko o ke kiʻi noiʻi 1 wale nō.
application_image_2.rpd	ʻO ka ʻikepili hoʻolālā maka o Quartus II file aia i loko o ke kiʻi noiʻi 2 wale nō.
Nios_application.pof	• Papahana file ʻo ia ka Nios II polokalamu polokalamu polokalamu applica-tion .hex file wale nō. • E hoʻolālā ʻia i waho QSPI flash.
pfl.sof	• Quartus II .sof loaʻa iā PFL. • Hoʻolālā ʻia i ka uila QSPI ma ka pahu hoʻomohala MAX 10 FPGA.

Hōʻike Hoʻolālā Hana wehewehe

Kaʻina hana Nios II Gen2

• ʻO ka Nios II Gen2 Processor i ka hoʻolālā kuhikuhi he mau hana kēia:
• He haku kaʻa kaʻa e lawelawe ana i nā hana a pau me ka Altera On-Chip Flash IP core me ka heluhelu, kākau, a me ka holoi ʻana.
• Hāʻawi i kahi algorithm i ka lako polokalamu e loaʻa ai ke kahawai bit programming mai kahi kamepiula hoʻokipa a hoʻomaka i ka hoʻonohonoho hou ʻana ma o ka Dual Configuration IP core.
• Pono ʻoe e hoʻonohonoho i ka vector hoʻihoʻi hou ʻana o ka mea hana. ʻO kēia ka mea e hoʻopaʻa pono ai ka mea hana i ke code noi mai UFM a i ʻole QSPI flash waho.
• Nānā: Inā nui ka code noi Nios II, paipai ʻo Intel iā ʻoe e mālama i ke code noi ma ka uila QSPI waho. Ma kēia hoʻolālā kuhikuhi, ke kuhikuhi nei ka vector reset i ka uila QSPI waho kahi i mālama ʻia ai ka code noi Nios II.

ʻIke pili

• Nios II Gen2 Hoʻolālā Lako
• Hāʻawi i ka ʻike hou aʻe e pili ana i ka hoʻomohala ʻana iā Nios II Gen2 Processor.

Altera On-Chip Flash IP Core

• Hoʻohana ka Altera On-Chip Flash IP core ma ke ʻano he kikowaena no ka mea hoʻoponopono Nios II e hana i kahi heluhelu, kākau a holoi paha i ka hana i ka CFM a me ka UFM. Hāʻawi ka Altera On-Chip Flash IP core iā ʻoe e komo, holoi a hoʻohou i ka CFM me kahi kahawai bit configuration hou. Hōʻike ka Altera On-Chip Flash IP parameter hoʻoponopono i kahi pae helu helu i koho mua ʻia no kēlā me kēia māhele hoʻomanaʻo.

ʻIke pili

• Altera On-Chip Flash IP Core
• Hāʻawi i ka ʻike hou aku e pili ana iā Altera On-Chip Flash IP Core.

Altera Dual Configuration IP Core

• Hiki iā ʻoe ke hoʻohana i ka Altera Dual Configuration IP core no ke komo ʻana i ka poloka hoʻomaikaʻi ʻōnaehana mamao ma nā polokalamu MAX 10 FPGA. ʻO ka Altera Dual Configuration IP core hiki iā ʻoe ke hoʻomaka i ka hoʻonohonoho hou ʻana ke hoʻoiho ʻia ke kiʻi hou.

ʻIke pili

• Altera Dual Configuration IP Core
• Hāʻawi i ka ʻike hou aku e pili ana i ka Altera Dual Configuration IP Core

Altera UART IP Core

• Hiki i ka UART IP core ke kamaʻilio o nā kahawai ʻano serial ma waena o kahi ʻōnaehana i hoʻopili ʻia ma MAX 10 FPGA a me kahi hāmeʻa waho. Ma keʻano he haku Avalon-MM, ke kamaʻilio nei ka mea hana Nios II me ka UART IP core, he kauā Avalon-MM. Hana ʻia kēia kamaʻilio ma ka heluhelu ʻana a me ke kākau ʻana i ka mana a me nā papa inoa ʻikepili.
• Hoʻokomo ke kumu i ka manawa protocol RS-232 a hāʻawi i kēia mau hiʻohiʻona:
• hiki ke hoʻololi i ka baud rate, parity, stop, a me nā bit data
• nā hōʻailona mana kahe RTS/CTS koho

ʻIke pili

• UART Core
• Hāʻawi i ka ʻike hou aku e pili ana i ka UART Core.

Generic Quad SPI Controller IP Core

• Hana ʻia ka Generic Quad SPI Controller IP ma ke ʻano he kikowaena ma waena o MAX 10 FPGA, ka uila waho a me ka uila QSPI ma luna o ka papa. Hāʻawi ke kumu i ke komo i ka flash QSPI ma o ka heluhelu ʻana, kākau a holoi i nā hana.
  I ka hoʻonui ʻana o ka noi Nios II me nā ʻōlelo aʻo hou aku, ʻo ka file ka nui o ka hex file i hana ʻia mai ka noi Nios II e ʻoi aku ka nui. Ma waho aʻe o kekahi palena nui, ʻaʻole lawa ka UFM e mālama i ka hex noi file. No ka hoʻoponopono ʻana i kēia, hiki iā ʻoe ke hoʻohana i ka uila QSPI waho i loaʻa ma ka MAX 10 FPGA Development kit e mālama i ka hex noi. file.

ʻO ka Nios II EDS Software Application Design

• Aia i loko o ka ho'olālā kuhikuhi ka code noi polokalamu Nios II e ho'omalu ana i ka ho'olālā'ōnaehana ho'onui mamao. E pane ana ka code code application software Nios II i ka terminal host ma o UART ma o ka hoʻokō ʻana i nā ʻōlelo kuhikuhi kikoʻī.

Hoʻohou i nā kiʻi noi ma kahi mamao

• Ma hope o kou hoʻouna ʻana i kahi kahawai bit programming file me ka hoʻohana ʻana i ka Remote Terminal, ua hoʻolālā ʻia ka polokalamu polokalamu Nios II e hana i kēia:

1. E hoʻonoho i ka Altera On-Chip Flash IP core Control Register no ka wehe ʻana i ka ʻāpana CFM1 & 2.
2. Hana i ka hana holoi ʻāpana ma CFM1 a me CFM2. Ke koho nei ka lako polokalamu i ka papa inoa kūlana o ka Altera On-Chip Flash IP core e hōʻoia i ka pau ʻana o ka holoi ʻana.
3. Loaʻa iā 4 bytes o ke kahawai bit i ka manawa mai stdin. Hiki ke hoʻohana ʻia ka hoʻokomo a me ka hoʻopuka maʻamau no ka loaʻa ʻana o ka ʻikepili mai ka pahu hoʻokipa a paʻi i ka puka ma luna. Hiki ke hoʻonohonoho ʻia nā ʻano o ka hoʻokomo maʻamau a me ka koho ma o ka BSP Editor ma Nios II Eclipse Build mea hana.
4. Hoʻihoʻi hou i ke kauoha bit no kēlā me kēia byte.
   • Nānā: Ma muli o ka hoʻonohonoho ʻana o Altera On-Chip Flash IP Core, pono e hoʻohuli ʻia kēlā me kēia byte o ka ʻikepili ma mua o ke kākau ʻana iā CFM.
5. E hoʻomaka e kākau i 4 paita o ka ʻikepili i ka manawa hoʻokahi i CFM1 a me CFM2. Hoʻomau kēia kaʻina hana a hiki i ka pau ʻana o ke kahawai bit programming.
6. E koho i ka papa inoa kūlana o Altera On-Chip Flash IP e hōʻoia i ka holomua o ka hana kākau. Manaʻo i kahi memo e hōʻike i ka pau ʻana o ka hoʻouna ʻana.
   • Nānā: Inā hāʻule ka hana kākau, hoʻopau ka pahu i ke kaʻina hana hoʻouna ʻana i ke kahawai bit a hoʻopuka i kahi memo hewa.
7. Hoʻonohonoho i ka Mana Mana e pale hou iā CFM1 a me CFM2 e pale aku i nā hana kākau makemake ʻole.

ʻIke pili

• pof Generation ma o Convert Programming Filekeikikāne
• Hāʻawi i ka ʻike e pili ana i ka hana ʻana i ka rpd files i ka wā hoʻololi polokalamu files.

Hoʻomaka i ka hoʻonohonoho hou ʻana ma kahi mamao

• Ma hope o kou koho ʻana i ka hana hoʻonohonoho hou i ka host Remote Terminal, e hana ka polokalamu polokalamu Nios II i kēia aʻe:

1. Loaʻa i ke kauoha mai ka hoʻokomo maʻamau.
2. E hoʻomaka i ka hoʻonohonoho hou ʻana me kēia mau hana kākau ʻelua:

• Kākau i ka 0x03 i ka helu kuhi hewa o 0x01 i loko o ka Dual Configuration IP core. Hoʻopau kēia hana i ka pine CONFIG_SEL kino a hoʻonoho i ke Kiʻi 1 ma ke kiʻi hoʻonohonoho boot hou.
• Kākau i ka 0x01 i ka helu kuhi hewa o 0x00 i loko o ka Dual Configuration IP core. Hoʻomaka kēia hana i ka hoʻonohonoho hou ʻana i ke kiʻi noi ma CFM1 a me CFM2

Hoʻolālā Kūlana Kūlana

Hana ʻana i ka papahana Files

• Pono ʻoe e hoʻokumu i ka polokalamu aʻe files ma mua o ka hiki ke hoʻohana i ka hoʻonui ʻana i ka ʻōnaehana mamao ma ka MAX 10 FPGA Development kit:

No ka polokalamu QSPI:

• sof—hoohana ka pfl.sof i hoʻokomo ʻia i ka hoʻolālā kuhikuhi a i ʻole hiki iā ʻoe ke koho e hana i kahi .sof ʻokoʻa i loaʻa kāu hoʻolālā PFL ponoʻī.
• pof—hoʻonohonoho file hana ʻia mai kahi .hex a hoʻolālā ʻia i ka uila QSPI.
• No ka mea Hoʻonui Pūnaewele mamao:
• pof—hoʻonohonoho file hana ʻia mai kahi .sof a hoʻolālā ʻia i loko o ka uila uila.
• rpd—loaa ka ʻikepili no ka uila i loko e pili ana i nā hoʻonohonoho ICB, CFM0, CFM1 a me UFM.
• palapala—paa ka helu wahi no kēlā me kēia māhele hoʻomanaʻo o nā hoʻonohonoho ICB, CFM0, CFM1 a me UFM.

Hoʻohua files no ka QSPI Programming

No ka hoopuka ana i ka .pof file no ka polokalamu QSPI, e hana i kēia mau ʻanuʻu:

1. E kūkulu i ka papahana Nios II a hoʻoulu i ka HEX file.
   • Nānā: E nānā iā AN730: Nā ʻano hana hoʻokele kaʻina hana Nios II ma MAX 10 Device no ka ʻike e pili ana i ke kūkulu ʻana i ka papahana Nios II a me ka hoʻokumu ʻana i ka HEX file.
2. Ma ka File menu, kaomi Convert Programming Files.
3. Ma lalo o ka papahana Output file, koho Programmer Object File (.pof) i ka Papahana file papa inoa ʻano.
4. Ma ka papa inoa Mode, koho i ka 1-bit Passive Serial.
5. Ma ka papa inoa o ka Configuration device, koho CFI_512Mb.
6. I ka File pahu inoa, e hoakaka i ka file inoa no ka papahana file makemake ʻoe e hana.
7. Ma ka Input files e hoʻololi i ka papa inoa, wehe i nā koho a me ka lālani data SOF. Kaomi iā Add Hex Data a puka mai kahi pahu dialog Add Hex Data. Ma ka pahu Add Hex Data box, koho Absolute addressing a hoʻokomo i ka .hex file hana ʻia mai Nios II EDS Build Tools.
8. Ma hope o ka hoʻonohonoho ʻia ʻana o nā hoʻonohonoho a pau, kaomi i ka Generate e hana i nā polokalamu pili file.

ʻIke pili

AN730: Nā ʻano hana hoʻokele kaʻina hana Nios II ma MAX 10 FPGA Mea Hana
Hoʻohua files no ka hoʻonui ʻana i ka ʻōnaehana mamao

No ka hana ʻana i ka .pof, .map a me .rpd files no ka hoʻonui ʻana i ka ʻōnaehana mamao, e hana i kēia mau ʻanuʻu:

1. E hoʻihoʻi i ka Factory_image, application_image_1 a me application_image_2, a hoʻohui i nā hoʻolālā ʻekolu.
2. E hana i elua .pof files i wehewehe ʻia ma ka papa ma lalo:
   • Nānā: E nānā i ka .pof Generation ma o ka hoʻololi polokalamu Files no ka hana ana i .pof files.
3. E wehe i ka app2.rpd me ka hoʻohana ʻana i ka hoʻoponopono hex.
4. Ma ka hoʻoponopono hex, koho i ka poloka ʻikepili binary e pili ana i ka hoʻomaka ʻana a me ka hoʻopau ʻana ma ke kuhikuhi ʻana i ka .map. file. ʻO 10x50 a me 0xB12000FFF ka hoʻomaka a me ka hoʻopau ʻana no ka hāmeʻa 0M9. E kope i kēia poloka i kahi hou file a mālama iā ia ma kahi .rpd ʻokoʻa file. ʻO kēia .rpd hou file loaʻa i ke kiʻi noiʻi 2 wale nō.

pof Generation ma o Convert Programming Files

E hoohuli i ka .sof files ia .pof files, e hahai i kēia mau ʻanuʻu:

1. Ma ka File menu, kaomi Convert Programming Files.
2. Ma lalo o ka papahana Output file, koho Programmer Object File (.pof) i ka Papahana file papa inoa ʻano.
3. Ma ka papa inoa Mode, koho i ka hoʻonohonoho kūloko.
4. I ka File pahu inoa, e hoakaka i ka file inoa no ka papahana file makemake ʻoe e hana.
5. No ka hana ʻana i kahi palapala hoʻomanaʻo File (.map), e ho'ā i ka Create Memory Map File (Hoʻopuka ʻakomifile.palapala ʻāina). Aia ka .map i ka helu wahi o ka CFM a me ka UFM me ka hoʻonohonoho ICB āu i hoʻonohonoho ai ma o ke koho Option/Boot Info.
6.  No ka hana ʻana i kahi Raw Programming Data (.rpd), e hoʻā i ka Create config data RPD (Generate output_file_auto.rpd).
   Me ke kōkua o Memory Map File, hiki iā ʻoe ke hoʻomaopopo maʻalahi i ka ʻikepili no kēlā me kēia poloka hana ma ka .rpd file. Hiki iā ʻoe ke unuhi i ka ʻikepili flash no nā mea hoʻolālā ʻaoʻao ʻekolu a i ʻole e hoʻololi i ka hoʻonohonoho a i ʻole ka ʻikepili mea hoʻohana ma o ka Altera On-Chip Flash IP.
7. Hiki ke hoʻohui ʻia ka .sof ma o ka Input files e hoʻololi i ka papa inoa a hiki iā ʻoe ke hoʻohui i ʻelua .sof files.
   • No ka hoʻonui ʻana i ka ʻōnaehana mamao, hiki iā ʻoe ke mālama i ka ʻikepili ʻaoʻao 0 mua i ka .pof, a hoʻololi i ka ʻikepili ʻaoʻao 1 me ka .sof hou. file. No ka hana ʻana i kēia, pono ʻoe e hoʻohui i ka .pof file ma ka aoao 0, alaila
     hoʻohui i ka ʻaoʻao .sof, a laila hoʻohui i ka .sof hou file i
8. Ma hope o ka hoʻonohonoho ʻia ʻana o nā hoʻonohonoho a pau, kaomi i ka Generate e hana i nā polokalamu pili file.

Hoʻolālā i ka QSPI

No ka hoʻolālā ʻana i ka code application Nios II i ka flash QSPI, e hana i kēia mau ʻanuʻu:

1. Ma ka MAX 10 FPGA Development Kit, e hoʻololi i ka MAX10_BYPASSn i 0 no ke kāʻalo ʻana i ka hāmeʻa VTAP (MAX II).
2. Hoʻohui i ka Intel FPGA Download Cable (ma mua o USB Blaster) i ka JTAG poʻomanaʻo.
3. Ma ka puka makani Programmer, kaomi Hardware Setup a koho i ka USB Blaster.
4. Ma ka papa inoa mode, koho iā JTAG.
5. Kaomi i ke pihi Auto Detect ma ka ʻaoʻao hema.
6. E koho i ka mea e hoʻolālā ʻia, a kaomi Add File.
7. E koho i ka pfl.sof.
8. Kaomi i ka hoʻomaka e hoʻomaka i ka polokalamu.
9. Ma hope o ka holomua ʻana o ka polokalamu, me ka hoʻohuli ʻole ʻana i ka papa, e kaomi hou i ke pihi Auto Detect ma ka ʻaoʻao hema. E ʻike ʻoe i kahi flash QSPI_512Mb e ʻike ʻia ma ka puka aniani programmer.
10. E koho i ka mea QSPI, a kaomi Add File.
11. E koho i ka .pof file i hana mua ʻia mai .hex file.
12. Kaomi i ka Start e hoʻomaka i ka hoʻolālā ʻana i ka flash QSPI.

Hoʻolālā i ka FPGA me ke kiʻi mua me ka hoʻohana ʻana iā JTAG

Pono ʻoe e hoʻolālā i ka app1.pof i loko o ka FPGA e like me ke kiʻi mua. No ka hoʻolālā ʻana i ka app1.pof i loko o ka FPGA, e hana i kēia mau ʻanuʻu:

1. Ma ka puka makani Programmer, kaomi Hardware Setup a koho i ka USB Blaster.
2. Ma ka papa inoa mode, koho iā JTAG.
3. Kaomi i ke pihi Auto Detect ma ka ʻaoʻao hema.
4. E koho i ka mea e hoʻolālā ʻia, a kaomi Add File.
5. E koho i ka app1.pof.
6. Kaomi i ka hoʻomaka e hoʻomaka i ka polokalamu.

Hoʻohou i ke kiʻi a me ka hoʻonohonoho hou ʻana me ka UART

No ka hoʻonohonoho mamao ʻana i kāu pahu hoʻomohala MAX10 FPGA, e hana i kēia mau ʻanuʻu:

1. Nānā: Ma mua o ka hoʻomaka ʻana, e hōʻoia i kēia:
   • ua hoʻonohonoho ʻia ka pine CONFIG_SEL ma ka papa i 0
   • pili ka awa UART o kāu papa i kāu kamepiula
   • E wehe i ka Remote Terminal.exe a wehe ʻia ke kikowaena Remote Terminal.
2. Kaomi iā Settings a me Serial port settings window e puka mai.
3. E hoʻonoho i nā ʻāpana o ka pahu mamao e hoʻohālikelike i nā hoʻonohonoho UART i koho ʻia ma Quartus II UART IP core. Ma hope o ka pau ʻana o ka hoʻonohonoho, kaomi OK.
4. E kaomi i ke pihi nCONFIG ma ka pahu hoʻomohala a i ʻole kī-i 1 i ka pahu kikokikona Hoʻouna, a laila kaomi iā Enter.
   • E ʻike ʻia kahi papa inoa o nā koho hana ma ka terminal, e like me ka hōʻike ʻana ma lalo nei:
   • Nānā: No ke koho ʻana i kahi hana, e kī i ka helu ma ka pahu Hoʻouna kikokikona, a laila kaomi iā Enter.
5. No ka hōʻano hou i ke kiʻi noiʻi 1 me ke kiʻi noiʻi 2, koho i ka hana 2. E koi ʻia ʻoe e hoʻokomo i ka helu hoʻomaka a me ka helu hope o CFM1 a me CFM2.
   • Nānā: ʻO ka helu wahi i hōʻike ʻia ma ka palapala ʻāina file aia nā hoʻonohonoho ICB, CFM a me UFM akā ʻo ka Altera On-Chip
   • Hiki iā Flash IP ke komo i ka CFM a me ka UFM wale nō. No laila, aia kahi helu kuhi ma waena o ka helu wahi i hōʻike ʻia ma ka palapala ʻāina file a me Altera On-Chip Flash IP puka aniani.
6. E hoʻokomo i ka helu wahi ma muli o ka helu wahi i kuhikuhi ʻia e ka puka aniani parameter Altera On-Chip Flash IP.
   • E ho'omaka 'akomi ka holoi 'ana ma hope o kou ho'okomo 'ana i ka helu wahi.
7. Ma hope o ka holoi ʻana i ka holomua, e koi ʻia ʻoe e komo i ka polokalamu .rpd file no ke kiʻi noiʻi 2.
   • No ka hoʻouka ʻana i ke kiʻi, kaomi i ka SendFile pihi, a laila koho i ka .rpd i loaʻa i ke kiʻi noiʻi 2 wale nō a kaomi iā Open.
   • Nānā: Ma waho aʻe o ke kiʻi noiʻi 2, hiki iā ʻoe ke hoʻohana i kekahi kiʻi hou āu e makemake ai e hoʻohou i ka hāmeʻa.
   • E hoʻomaka pololei ke kaʻina hana hou a hiki iā ʻoe ke nānā i ka holomua ma o ka terminal. E hoʻomaka ka papa hana hana i Done a hiki iā ʻoe ke koho i ka hana aʻe.
8. No ka hoʻomaka ʻana i ka hoʻonohonoho hou ʻana, koho i ka hana 4. Hiki iā ʻoe ke nānā i ke ʻano LED e hōʻike ana i nā kiʻi like ʻole i hoʻouka ʻia i loko o ka hāmeʻa.

Kiʻi	Kūlana LED (Haʻahaʻa Haʻahaʻa)
Kiʻi hale hana	01010
Kiʻi noiʻi 1	10101
Kiʻi noiʻi 2	01110

Moolelo Hooponopono Palapala

Lā	Manao	Nā hoʻololi
Pepeluali 2017	2017.02.21	Ua kapa hou ʻia ʻo Intel.
Iune 2015	2015.06.15	Hoʻokuʻu mua.

Palapala / Punawai

intel MAX 10 FPGA lako ma luna o UART me ka Nios II kaʻina [pdf] Ke alakaʻi hoʻohana MAX 10 FPGA Mea Hana Ma luna o UART me ka Nios II Kaʻina Hana, MAX 10 FPGA Mea Hana, Ma luna o UART me ka Nios II Mea Hana, Ma luna o UART, Nios II Kaʻina Hana UART, Nios II, Mea Hana UART

Nā kuhikuhi

• Palapala Hoʻohana