Intel MAX 10 FPGA-Geräte über UART mit dem Nios II-Prozessor

Produktinformationen

Das Referenzdesign bietet eine einfache Anwendung, die grundlegende Remote-Konfigurationsfunktionen in Nios II-basierten Systemen für MAX 10 FPGA-Geräte implementiert. Die im MAX 10 FPGA Development Kit enthaltene UART-Schnittstelle wird zusammen mit dem Altera UART IP-Core verwendet, um die Remote-Konfigurationsfunktion bereitzustellen. MAX10 FPGA-Geräte bieten die Möglichkeit, bis zu zwei Konfigurationsbilder zu speichern, was die Remote-System-Upgrade-Funktion weiter verbessert.

Abkürzungen

Abkürzung	Beschreibung
Avalon-MM	Avalon Memory-Mapped Configuration Flash-Speicher
CFM	Grafische Benutzeroberfläche
ICB	Initialisierungskonfigurationsbit
KARTE/.karte	Speicherzuordnung File
Nios II EDS	Unterstützung für Nios II Embedded Design Suite
PFL	Paralleler Flash Loader IP-Kern
POF/.pof	Programmiererobjekt File
QSPI	Vierfache serielle Peripherieschnittstelle
RPD/.rpd	Rohe Programmierdaten
SBT	Software-Build-Tools
SOF/.sof	SRAM-Objekt File
WARENKORB	Universal Asynchronous Receiver / Transmitter
UFM	Benutzer-Flash-Speicher

Anweisungen zur Produktverwendung

Voraussetzung

Die Anwendung dieses Referenzdesigns erfordert von Ihnen das angegebene Maß an Wissen oder Erfahrung in den folgenden Bereichen:

Anforderungen:

Nachfolgend sind die Hardware- und Softwareanforderungen für das Referenzdesign aufgeführt:

Referenzdesign Files

File Name	Beschreibung
Fabrikbild	Im Konfigurationsmodus für Dual-Konfigurationsbilder werden CFM1 und CFM2 sind zu einem einzigen CFM-Speicher zusammengefasst.
app_image_1	Quartus II-Hardwaredesign file das ersetzt app_image_2 während eines Remote-Systemupgrades.
app_image_2	Der Nios II Software-Anwendungscode fungiert als Controller für das Design des Remote-Upgrade-Systems.
Remote_system_upgrade.c
factory_application1.pof	Quartus II-Programmierung file bestehend aus Fabrikabbild und Anwendungsbild 1, zu programmieren in CFM0 und CFM1 & CFM2 bzw. am Anfangs-stage.
Fabrikanwendung1.rpd
Anwendungsbild_1.rpd
Anwendungsbild_2.rpd
Nios_application.pof

Das Referenzdesign bietet eine einfache Anwendung, die grundlegende Remote-Konfigurationsfunktionen in Nios II-basierten Systemen für MAX 10 FPGA-Geräte implementiert. Die im MAX 10 FPGA Development Kit enthaltene UART-Schnittstelle wird zusammen mit dem Altera UART IP-Core verwendet, um die Remote-Konfigurationsfunktionalität bereitzustellen.

Zugehörige Informationen

Referenzdesign Files

Remote-System-Upgrade mit MAX 10 FPGA Overview

Mit der Funktion zur Remote-Systemaktualisierung können Verbesserungen und Fehlerbehebungen für FPGA-Geräte aus der Ferne vorgenommen werden. In einer eingebetteten Systemumgebung muss die Firmware häufig über verschiedene Protokolltypen wie UART, Ethernet und I2C aktualisiert werden. Wenn das eingebettete System ein FPGA enthält, können Firmware-Updates Aktualisierungen des Hardware-Images auf dem FPGA umfassen.
MAX10 FPGA-Geräte bieten die Möglichkeit, bis zu zwei Konfigurationsabbilder zu speichern, was die Funktion zur Remote-Systemaktualisierung weiter verbessert. Eines der Abbilder ist das Sicherungsabbild, das geladen wird, wenn im aktuellen Abbild ein Fehler auftritt.

Abkürzungen

Tabelle 1: Abkürzungsverzeichnis

Abkürzung Beschreibung
Avalon-MM	Avalon Speicher-Mapping
CFM	Konfigurations-Flash-Speicher
Benutzeroberfläche	Grafische Benutzeroberfläche
ICB	Initialisierungskonfigurationsbit
KARTE/.karte	Speicherzuordnung File
Nios II EDS	Unterstützung für Nios II Embedded Design Suite
PFL	Paralleler Flash Loader IP-Kern
POF/.pof	Programmiererobjekt File

• Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo sowie die Wörter und Logos Altera, Arria, Cyclone, Enpirion, MAX, Nios, Quartus und Stratix sind Marken der Intel Corporation oder ihrer Tochtergesellschaften in den USA und/oder anderen Ländern. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit und ohne Vorankündigung Änderungen an Produkten und Dienstleistungen vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung der hierin beschriebenen Informationen, Produkte oder Dienstleistungen ergibt, sofern dies nicht ausdrücklich schriftlich von Intel vereinbart wurde. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beziehen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Bestellungen für Produkte oder Dienstleistungen aufgeben.
• Bei anderen Namen und Marken kann es sich um das Eigentum Dritter handeln.

Voraussetzung

Abkürzung QSPI	Beschreibung Vierfache serielle Peripherieschnittstelle
RPD/.rpd	Rohe Programmierdaten
SBT	Software-Build-Tools
SOF/.sof	SRAM-Objekt File
UART	Universal Asynchronous Receiver / Transmitter
UFM	Benutzer-Flash-Speicher

Voraussetzung

• Die Anwendung dieses Referenzdesigns erfordert von Ihnen das angegebene Maß an Wissen oder Erfahrung in den folgenden Bereichen:
• Praktische Kenntnisse der Nios II-Systeme und der Tools zu deren Erstellung. Zu diesen Systemen und Tools gehören die Quartus® II-Software, Qsys und das Nios II EDS.
• Kenntnisse der Intel FPGA-Konfigurationsmethoden und -Tools, wie etwa der internen MAX 10 FPGA-Konfiguration, der Remote-System-Upgrade-Funktion und PFL.

Anforderungen

• Nachfolgend sind die Hardware- und Softwareanforderungen für das Referenzdesign aufgeführt:
• MAX 10 FPGA-Entwicklungskit
• Quartus II Version 15.0 mit Nios II EDS
• Ein Computer mit einem funktionierenden UART-Treiber und einer Schnittstelle
• Jede binäre/hexadezimale file Editor

Referenzdesign Files

Tabelle 2: Design Files Im Referenzdesign enthalten

File Name Fabrikbild	Beschreibung • Quartus II-Hardwaredesign file in CFM0 gespeichert werden. • Das Fallback-Image/Factory-Image, das verwendet werden soll, wenn beim Herunterladen des Anwendungsimages ein Fehler auftritt.
app_image_1	• Quartus II-Hardwaredesign file zur Speicherung in CFM1 und CFM2.(1) • Das ursprüngliche Anwendungsimage, das auf das Gerät geladen wurde.

1. Im Konfigurationsmodus mit dualen Konfigurationsbildern werden CFM1 und CFM2 zu einem einzigen CFM-Speicher kombiniert.

File Name app_image_2	Beschreibung Quartus II-Hardwaredesign file das app_image_2 während des Remote-System-Upgrades ersetzt.
Remote_system_upgrade.c	Nios II-Softwareanwendungscode, der als Controller für das Remote-Upgrade-Systemdesign fungiert.
Remote Terminal.exe	• Ausführbare Datei file mit einer GUI. • Fungiert als Terminal für den Host zur Interaktion mit dem MAX 10 FPGA-Entwicklungskit. • Sendet Programmierdaten über UART. • Der Quellcode für dieses Terminal ist enthalten.

Tabelle 3: Master Files Im Referenzdesign enthalten

Sie können diese Master files für das Referenzdesign ohne Kompilierung des Designs files.

File Name   Fabrikanwendung1.pof Fabrikanwendung1.rpd	Beschreibung Quartus II-Programmierung file bestehend aus Werksabbild und Anwendungsabbild 1, das bei der Erstinstallation in CFM0 bzw. CFM1 und CFM2 programmiert wird.tage.
Fabrikanwendung2.pof Fabrikanwendung2.rpd	• Quartus II-Programmierung file das aus Werksimage und Anwendungsimage 2 besteht. • Anwendungsimage 2 wird später extrahiert, um Anwendungsimage 1 während der Remote-Systemaktualisierung zu ersetzen und wird im Folgenden „application_image_2.rpd“ genannt.
Anwendungsbild_1.rpd	Rohprogrammierungsdaten von Quartus II file die nur Anwendungsbild 1 enthalten.
Anwendungsbild_2.rpd	Rohprogrammierungsdaten von Quartus II file das nur Anwendungsbild 2 enthält.
Nios_application.pof	• Programmierung file das besteht aus der Nios II Prozessorsoftware-Anwendung .hex file nur. • Soll in einen externen QSPI-Flash programmiert werden.
pfl.sof	• Quartus II .sof PFL-haltig. • In QSPI-Flash auf dem MAX 10 FPGA-Entwicklungskit programmiert.

Referenzdesign Funktionsbeschreibung

Nios II Gen2 Prozessor

• Der Nios II Gen2 Prozessor im Referenzdesign verfügt über folgende Funktionen:
• Ein Busmaster, der alle Schnittstellenvorgänge mit dem Altera On-Chip Flash IP-Kern einschließlich Lesen, Schreiben und Löschen handhabt.
• Bietet einen Softwarealgorithmus zum Empfangen des Programmier-Bitstroms von einem Hostcomputer und zum Auslösen einer Neukonfiguration über den Dual Configuration IP-Kern.
• Sie müssen den Reset-Vektor des Prozessors entsprechend einstellen. Dadurch wird sichergestellt, dass der Prozessor den richtigen Anwendungscode entweder vom UFM oder vom externen QSPI-Flash bootet.
• Notiz: Wenn der Nios II-Anwendungscode groß ist, empfiehlt Intel, den Anwendungscode im externen QSPI-Flash zu speichern. In diesem Referenzdesign zeigt der Reset-Vektor auf den externen QSPI-Flash, in dem der Nios II-Anwendungscode gespeichert ist.

Zugehörige Informationen

• Lernprogramm zur Nios II Gen2-Hardwareentwicklung
• Bietet weitere Informationen zur Entwicklung des Nios II Gen2-Prozessors.

Altera On-Chip Flash IP-Core

• Der Altera On-Chip Flash IP-Kern fungiert als Schnittstelle für den Nios II-Prozessor, um Lese-, Schreib- oder Löschvorgänge für CFM und UFM durchzuführen. Der Altera On-Chip Flash IP-Kern ermöglicht Ihnen den Zugriff, das Löschen und Aktualisieren des CFM mit einem neuen Konfigurationsbitstrom. Der Altera On-Chip Flash IP-Parametereditor zeigt einen vorgegebenen Adressbereich für jeden Speichersektor an.

Zugehörige Informationen

• Altera On-Chip Flash IP-Core
• Bietet weitere Informationen zum Altera On-Chip Flash IP Core.

Altera-IP-Core mit Dualkonfiguration

• Sie können den Altera Dual Configuration IP-Core verwenden, um auf den Remote-System-Upgrade-Block in MAX 10 FPGA-Geräten zuzugreifen. Mit dem Altera Dual Configuration IP-Core können Sie eine Neukonfiguration auslösen, sobald das neue Image heruntergeladen wurde.

Zugehörige Informationen

• Altera-IP-Core mit Dualkonfiguration
• Bietet weitere Informationen zum Altera Dual Configuration IP Core

Altera UART IP-Core

• Der UART-IP-Kern ermöglicht die Kommunikation serieller Zeichenströme zwischen einem eingebetteten System in MAX 10 FPGA und einem externen Gerät. Als Avalon-MM-Master kommuniziert der Nios II-Prozessor mit dem UART-IP-Kern, der ein Avalon-MM-Slave ist. Diese Kommunikation erfolgt durch Lesen und Schreiben von Steuer- und Datenregistern.
• Der Kern implementiert das RS-232-Protokoll-Timing und bietet die folgenden Funktionen:
• einstellbare Baudrate, Parität, Stopp- und Datenbits
• optionale RTS/CTS-Flusskontrollsignale

Zugehörige Informationen

• UART-Kern
• Bietet weitere Informationen zu UART Core.

Generischer Quad-SPI-Controller-IP-Core

• Der Generic Quad SPI Controller IP-Core fungiert als Schnittstelle zwischen MAX 10 FPGA, dem externen Flash und dem integrierten QSPI-Flash. Der Core bietet Zugriff auf den QSPI-Flash durch Lese-, Schreib- und Löschvorgänge.
  Wenn die Nios II-Anwendung um weitere Anweisungen erweitert wird, file Größe des Sechsecks file von der Nios II-Anwendung generierte Dateien sind größer. Über eine bestimmte Größengrenze hinaus verfügt das UFM nicht über genügend Speicherplatz, um die Anwendungs-Hex zu speichern file. Um dieses Problem zu lösen, können Sie den externen QSPI-Flash verwenden, der im MAX 10 FPGA Development Kit verfügbar ist, um die Anwendungs-Hex zu speichern file.

Das Nios II EDS Software-Anwendungsdesign

• Das Referenzdesign enthält Nios II-Softwareanwendungscode, der das Remote-Upgrade-Systemdesign steuert. Der Nios II-Softwareanwendungscode antwortet dem Host-Terminal über UART, indem er bestimmte Anweisungen ausführt.

Aktualisieren von Anwendungsbildern per Fernzugriff

• Nachdem Sie einen Programmierbitstrom übertragen haben file Mithilfe des Remote-Terminals kann die Nios II-Softwareanwendung Folgendes tun:

1. Stellen Sie das Altera On-Chip Flash IP-Core-Steuerregister ein, um den Schutz des Sektors CFM1 und 2 aufzuheben.
2. Führen Sie einen Sektorlöschvorgang auf CFM1 und CFM2 durch. Die Software fragt das Statusregister des Altera On-Chip Flash IP-Kerns ab, um sicherzustellen, dass das Löschen erfolgreich abgeschlossen wurde.
3. Empfangen Sie jeweils 4 Byte Bitstrom von stdin. Standardeingabe und -ausgabe können verwendet werden, um Daten direkt vom Hostterminal zu empfangen und die Ausgabe darauf zu drucken. Die Arten der Standardeingabe- und -ausgabeoptionen können über den BSP-Editor im Nios II Eclipse Build Tool festgelegt werden.
4. Kehrt die Bitreihenfolge für jedes Byte um.
   • Notiz: Aufgrund der Konfiguration des Altera On-Chip Flash IP Core muss jedes Datenbyte umgekehrt werden, bevor es in CFM geschrieben wird.
5. Beginnen Sie, 4 Datenbytes gleichzeitig in CFM1 und CFM2 zu schreiben. Dieser Vorgang wird bis zum Ende des Programmierbitstroms fortgesetzt.
6. Fragt das Statusregister des Altera On-Chip Flash IP ab, um einen erfolgreichen Schreibvorgang sicherzustellen. Zeigt eine Meldung an, dass die Übertragung abgeschlossen ist.
   • Notiz: Wenn der Schreibvorgang fehlschlägt, hält das Terminal den Bitstrom-Sendevorgang an und generiert eine Fehlermeldung.
7. Legt das Steuerregister fest, um CFM1 und CFM2 erneut zu schützen und so unerwünschte Schreibvorgänge zu verhindern.

Zugehörige Informationen

• pof-Generierung durch Convert-Programmierung Files auf
• Bietet Informationen zum Erstellen von rpd files während der Konvertierungsprogrammierung files.

Neukonfiguration aus der Ferne auslösen

• Nachdem Sie im Remote-Terminal des Hosts den Vorgang zum Auslösen der Neukonfiguration ausgewählt haben, führt die Nios II-Softwareanwendung Folgendes aus:

1. Empfangen Sie den Befehl von der Standardeingabe.
2. Starten Sie die Neukonfiguration mit den folgenden beiden Schreibvorgängen:

• Schreiben Sie 0x03 in die Offset-Adresse 0x01 im Dual Configuration IP-Core. Dieser Vorgang überschreibt den physischen CONFIG_SEL-Pin und legt Image 1 als nächstes Boot-Konfigurationsimage fest.
• Schreiben Sie 0x01 in die Offset-Adresse 0x00 im Dual Configuration IP-Core. Dieser Vorgang löst eine Neukonfiguration des Anwendungsimages in CFM1 und CFM2 aus.

Exemplarische Vorgehensweise für das Referenzdesign

Programmierung generieren Files

• Sie müssen folgende Programmierung erstellen files, bevor Sie das Remote-System-Upgrade auf dem MAX 10 FPGA Development Kit verwenden können:

Für die QSPI-Programmierung:

• sof – verwenden die im Referenzdesign enthaltene pfl.sof-Datei, oder Sie können eine andere .sof-Datei erstellen, die Ihr eigenes PFL-Design enthält
• pof – Konfiguration file aus einer .hex-Datei generiert und in den QSPI-Flash programmiert.
• Für Remote-System-Upgrade:
• pof – Konfiguration file aus einer .sof-Datei generiert und in den internen Flash programmiert.
• rpd – enthält die Daten für den internen Flash, einschließlich ICB-Einstellungen, CFM0, CFM1 und UFM.
• Karte – enthält die Adresse für jeden Speichersektor der ICB-Einstellungen, CFM0, CFM1 und UFM.

Generieren files für QSPI-Programmierung

So generieren Sie die POF-Datei file Führen Sie für die QSPI-Programmierung die folgenden Schritte aus:

1. Erstellen Sie das Nios II-Projekt und generieren Sie HEX file.
   • Notiz: Informationen zum Erstellen eines Nios II-Projekts und zum Generieren von HEX finden Sie unter AN730: Bootmethoden für Nios II-Prozessoren in MAX 10-Geräten file.
2. Auf der File Klicken Sie im Menü auf Konvertieren Programmierung Files.
3. Unter Ausgabeprogrammierung file, wählen Sie Programmiererobjekt File (.pof) im Programmier file Typenliste.
4. Wählen Sie in der Modusliste „1-Bit Passive Serial“ aus.
5. Wählen Sie in der Liste „Konfigurationsgerät“ CFI_512Mb aus.
6. Im File Geben Sie im Feld Name den file Name für die Programmierung file Sie erstellen möchten.
7. In der Eingabe files zu konvertieren, entfernen Sie die Optionen und die SOF-Datenzeile. Klicken Sie auf Hex-Daten hinzufügen und ein Dialogfeld Hex-Daten hinzufügen wird angezeigt. Wählen Sie im Feld Hex-Daten hinzufügen die absolute Adressierung aus und fügen Sie die .hex-Datei ein. file generiert aus Nios II EDS Build Tools.
8. Nachdem alle Einstellungen vorgenommen wurden, klicken Sie auf Generieren, um die entsprechende Programmierung zu generieren file.

Zugehörige Informationen

AN730: Bootmethoden für Nios II-Prozessoren in MAX 10 FPGA-Geräten
Generieren files für Remote System Upgrade

So generieren Sie die .pof-, .map- und .rpd-Dateien fileFühren Sie für ein Remote-System-Upgrade die folgenden Schritte aus:

1. Stellen Sie Factory_image, application_image_1 und application_image_2 wieder her und kompilieren Sie alle drei Designs.
2. Generieren Sie zwei .pof files werden in der folgenden Tabelle beschrieben:
   • Notiz: Siehe .pof-Generierung durch Konvertierungsprogrammierung Files für Schritte zum Generieren von .pof files.
3. Öffnen Sie app2.rpd mit einem beliebigen Hex-Editor.
4. Wählen Sie im Hex-Editor den binären Datenblock basierend auf dem Start- und Endoffset aus, indem Sie auf die .map verweisen. file. Der Start- und Endoffset für das 10M50-Gerät beträgt 0x12000 bzw. 0xB9FFF. Kopieren Sie diesen Block in ein neues file und speichern Sie es in einer anderen .rpd file. Diese neue .rpd file enthält nur Anwendungsbild 2.

pof-Generierung durch Convert-Programmierung Files

So konvertieren Sie .sof files zu .pof files, gehen Sie folgendermaßen vor:

1. Auf der File Klicken Sie im Menü auf Konvertieren Programmierung Files.
2. Unter Ausgabeprogrammierung file, wählen Sie Programmiererobjekt File (.pof) im Programmier file Typenliste.
3. Wählen Sie in der Modusliste die Option Interne Konfiguration aus.
4. Im File Geben Sie im Feld Name den file Name für die Programmierung file Sie erstellen möchten.
5. So generieren Sie eine Speicherzuordnung File (.map), aktiviere „Speicherzuordnung erstellen“ File (Ausgabe automatisch generieren_file.map). Die .map enthält die Adresse des CFM und UFM mit der ICB-Einstellung, die Sie über die Option „Option/Boot-Info“ festgelegt haben.
6.  Um eine Raw Programming Data (.rpd) zu generieren, aktivieren Sie Create config data RPD (Generate output_file_auto.rpd).
   Mit Hilfe von Memory Map Filekönnen Sie die Daten für jeden Funktionsblock in der .rpd-Datei leicht identifizieren file. Sie können die Flash-Daten auch für Programmiertools von Drittanbietern extrahieren oder die Konfigurations- oder Benutzerdaten über das Altera On-Chip Flash IP aktualisieren.
7. Die SOF-Datei kann über Input hinzugefügt werden. files zur Konvertierungsliste und Sie können bis zu zwei .sof hinzufügen files.
   • Für Remote-System-Upgrades können Sie die ursprünglichen Daten der Seite 0 in der .pof-Datei beibehalten und die Daten der Seite 1 durch neue .sof-Dateien ersetzen. file. Dazu müssen Sie die .pof-Datei hinzufügen. file auf Seite 0, dann
     .sof-Seite hinzufügen, dann die neue .sof hinzufügen file Zu
8. Nachdem alle Einstellungen vorgenommen wurden, klicken Sie auf Generieren, um die entsprechende Programmierung zu generieren file.

Programmierung des QSPI

Um den Nios II-Anwendungscode in den QSPI-Flash zu programmieren, führen Sie die folgenden Schritte aus:

1. Schalten Sie im MAX 10 FPGA Development Kit MAX10_BYPASSn auf 0, um das integrierte VTAP-Gerät (MAX II) zu umgehen.
2. Verbinden Sie das Intel FPGA Download Cable (ehemals USB Blaster) mit dem JTAG Kopfzeile.
3. Klicken Sie im Programmierfenster auf „Hardware-Setup“ und wählen Sie „USB Blaster“.
4. Wählen Sie in der Modusliste JTAG.
5. Klicken Sie im linken Bereich auf die Schaltfläche „Automatisch erkennen“.
6. Wählen Sie das zu programmierende Gerät aus und klicken Sie auf Hinzufügen File.
7. Wählen Sie pfl.sof aus.
8. Klicken Sie auf „Start“, um mit der Programmierung zu beginnen.
9. Nachdem die Programmierung erfolgreich war, klicken Sie, ohne die Karte auszuschalten, erneut auf die Schaltfläche „Automatisch erkennen“ im linken Bereich. Im Programmierfenster wird ein QSPI_512Mb-Flash angezeigt.
10. Wählen Sie das QSPI-Gerät aus und klicken Sie auf Hinzufügen File.
11. Wählen Sie die .pof file zuvor aus .hex generiert file.
12. Klicken Sie auf „Start“, um mit der Programmierung des QSPI-Flashs zu beginnen.

Programmieren des FPGA mit Initial Image unter Verwendung von JTAG

Sie müssen app1.pof als erstes Geräteabbild in das FPGA programmieren. Um app1.pof in das FPGA zu programmieren, führen Sie die folgenden Schritte aus:

1. Klicken Sie im Programmierfenster auf „Hardware-Setup“ und wählen Sie „USB Blaster“.
2. Wählen Sie in der Modusliste JTAG.
3. Klicken Sie im linken Bereich auf die Schaltfläche „Automatisch erkennen“.
4. Wählen Sie das zu programmierende Gerät aus und klicken Sie auf Hinzufügen File.
5. Wählen Sie app1.pof aus.
6. Klicken Sie auf „Start“, um mit der Programmierung zu beginnen.

Aktualisieren des Images und Auslösen der Neukonfiguration mit UART

Führen Sie die folgenden Schritte aus, um Ihr MAX10 FPGA-Entwicklungskit remote zu konfigurieren:

1. Notiz: Stellen Sie vor dem Start Folgendes sicher:
   • Der CONFIG_SEL-Pin auf der Platine ist auf 0 eingestellt
   • Der UART-Port Ihres Boards ist mit Ihrem Computer verbunden
   • Öffnen Sie Remote Terminal.exe und die Remote Terminal-Schnittstelle wird geöffnet.
2. Klicken Sie auf „Einstellungen“. Das Fenster „Serielle Port-Einstellungen“ wird angezeigt.
3. Stellen Sie die Parameter des Remote-Terminals so ein, dass sie den im Quartus II UART IP-Kern ausgewählten UART-Einstellungen entsprechen. Klicken Sie nach Abschluss der Einstellung auf „OK“.
4. Drücken Sie die Schaltfläche nCONFIG auf dem Entwicklungskit oder geben Sie 1 in das Textfeld „Senden“ ein und drücken Sie dann die Eingabetaste.
   • Auf dem Terminal wird eine Liste mit den zur Auswahl stehenden Vorgängen angezeigt (siehe unten):
   • Notiz: Um einen Vorgang auszuwählen, geben Sie die Nummer in das Textfeld „Senden“ ein und drücken Sie dann die Eingabetaste.
5. Um Anwendungsbild 1 mit Anwendungsbild 2 zu aktualisieren, wählen Sie Vorgang 2. Sie werden aufgefordert, die Start- und Endadresse von CFM1 und CFM2 einzugeben.
   • Notiz: Die in der Karte angezeigte Adresse file beinhaltet ICB-Einstellungen, CFM und UFM, aber der Altera On-Chip
   • Flash IP kann nur auf CFM und UFM zugreifen. Daher gibt es einen Adressversatz zwischen der in der Karte angezeigten Adresse file und Altera On-Chip Flash IP-Parameterfenster.
6. Geben Sie die Adresse basierend auf der im Parameterfenster „Altera On-Chip Flash IP“ angegebenen Adresse ein.
   • Der Löschvorgang wird automatisch gestartet, nachdem Sie die Endadresse eingegeben haben.
7. Nach erfolgreichem Löschen werden Sie aufgefordert, die Programmierungsdatei .rpd einzugeben file für Anwendungsbild 2.
   • Um das Bild hochzuladen, klicken Sie auf SendenFile Schaltfläche, und wählen Sie dann die .rpd-Datei aus, die nur das Anwendungsimage 2 enthält, und klicken Sie auf „Öffnen“.
   • Notiz: Abgesehen vom Anwendungsimage 2 können Sie jedes neue Image verwenden, das Sie auf dem Gerät aktualisieren möchten.
   • Der Aktualisierungsvorgang wird sofort gestartet und Sie können den Fortschritt über das Terminal überwachen. Im Vorgangsmenü wird „Fertig“ angezeigt und Sie können nun den nächsten Vorgang auswählen.
8. Um eine Neukonfiguration auszulösen, wählen Sie Vorgang 4. Sie können das LED-Verhalten beobachten, das das unterschiedliche, in das Gerät geladene Image anzeigt.

Bild	LED-Status (Aktiv niedrig)
Fabrikbild	01010
Anwendungsbild 1	10101
Anwendungsbild 2	01110

Revisionsverlauf des Dokuments

Datum	Version	Änderungen
Februar 2017	2017.02.21	Umbenannt in Intel.
Juni 2015	2015.06.15	Erstveröffentlichung.

Dokumente / Ressourcen

Intel MAX 10 FPGA-Geräte über UART mit dem Nios II-Prozessor [pdf] Benutzerhandbuch MAX 10 FPGA-Geräte über UART mit dem Nios II-Prozessor, MAX 10 FPGA-Geräte, über UART mit dem Nios II-Prozessor, über UART, Nios II-Prozessor-UART, Nios II, Prozessor-UART

Verweise

• Bedienungsanleitung