Intel Chip ID FPGA IP Cores

Ang matag gisuportahan nga Intel® FPGA adunay talagsaon nga 64-bit chip ID. Ang Chip ID Intel FPGA IP cores nagtugot kanimo sa pagbasa niini nga chip ID alang sa pag-ila sa device.

May Kalabutan nga Impormasyon

• Pasiuna sa Intel FPGA IP Cores
  • Naghatag og kinatibuk-ang impormasyon mahitungod sa tanang Intel FPGA IP cores, lakip ang parameterizing, generating, upgrade, ug simulating IP cores.
• Paghimo og usa ka Combined Simulator Setup Script
  • Paghimo og mga simulation script nga wala magkinahanglan og manwal nga mga update para sa software o IP nga bersyon sa pag-upgrade.

Suporta sa Device

Mga IP Core	Gisuportahan nga mga Device
Chip ID Intel Stratix® 10 FPGA IP core	Intel Stratix 10
Talagsaong Chip ID Intel Arria® 10 FPGA IP core	Intel Arria 10
Talagsaong Chip ID Intel Cyclone® 10 GX FPGA IP core	Intel Cyclone 10 GX
Talagsaon nga Chip ID Intel MAX® 10 FPGA IP	Intel MAX 10
Talagsaong Chip ID Intel FPGA IP core	Stratix V Arria V Bagyo V

May Kalabutan nga Impormasyon

• Talagsaon nga Chip ID Intel MAX 10 FPGA IP Core

Chip ID Intel Stratix 10 FPGA IP Core

• Kini nga seksyon naghulagway sa Chip ID Intel Stratix 10 FPGA IP core.

Functional nga Deskripsyon

Ang data_valid signal nagsugod sa ubos sa inisyal nga kahimtang diin walay data nga gibasa gikan sa device. Human sa pagpakaon sa usa ka high-to-low pulse ngadto sa readid input port, ang Chip ID Intel Stratix 10 FPGA IP nagbasa sa talagsaon nga chip ID. Human sa pagbasa, ang IP core nagpahayag sa data_valid signal aron ipakita nga ang talagsaon nga chip ID nga bili sa output port andam na alang sa pagkuha. Ang operasyon gisubli lamang kung imong gi-reset ang IP core. Ang chip_id[63:0] output port naghupot sa bili sa talagsaong chip ID hangtod nga imong i-configure pag-usab ang device o i-reset ang IP core.

Mubo nga sulat: Dili nimo masundog ang Chip ID IP core tungod kay ang IP core makadawat sa tubag sa chip ID data gikan sa SDM. Aron ma-validate kini nga IP core, girekomenda sa Intel nga himuon nimo ang pagsusi sa hardware.

Mga pantalan

Hulagway 1: Chip ID Intel Stratix 10 FPGA IP Core Ports

Talaan 2: Chip ID Intel Stratix 10 FPGA IP Core Ports Deskripsyon

Dunggoanan	I/O	Gidak-on (Bit)	Deskripsyon
clkin	Input	1	Gipakaon ang signal sa orasan sa chip ID block. Ang pinakataas nga gisuportahan nga frequency katumbas sa imong sistema nga orasan.
i-reset	Input	1	Synchronous nga pag-reset nga nag-reset sa IP core. Aron i-reset ang IP core, ipahayag ang reset signal nga taas sa labing menos 10 ka clkin cycles.
data_balido	Output	1	Nagpakita nga ang talagsaon nga chip ID andam na alang sa pagkuha. Kung ang signal ubos, ang IP core anaa sa inisyal nga estado o sa pag-uswag sa load data gikan sa usa ka fuse ID. Human ipahayag sa IP core ang signal, andam na ang datos alang sa pagkuha sa chip_id[63..0] output port.
chip_id	Output	64	Nagpakita sa talagsaon nga chip ID sumala sa ilang tagsa-tagsa nga fuse ID nga lokasyon. Ang datos balido lamang human ang IP core nagpahayag sa data_valid signal. Ang bili sa power-up mo-reset sa 0. Ang chip_id [63:0]output port naghupot sa bili sa talagsaon nga chip ID hangtud nga imong i-configure pag-usab ang device o i-reset ang IP core.
gibasa	Input	1	Ang readid signal gigamit sa pagbasa sa ID value gikan sa device. Matag higayon nga ang bili sa pagbag-o sa signal gikan sa 1 ngadto sa 0, ang IP core nagpalihok sa read ID nga operasyon. Kinahanglan nimo nga i-drive ang signal sa 0 kung wala magamit. Aron masugdan ang operasyon sa read ID, ipataas ang signal sa labing menos 3 ka mga siklo sa orasan, dayon ibira kini sa ubos. Ang IP core nagsugod sa pagbasa sa bili sa chip ID.

Pag-access sa Chip ID Intel Stratix 10 FPGA IP pinaagi sa Signal Tap

Kung imong i-toggle ang readid signal, ang Chip ID Intel Stratix 10 FPGA IP core magsugod sa pagbasa sa chip ID gikan sa Intel Stratix 10 device. Kung andam na ang chip ID, ang Chip ID Intel Stratix 10 FPGA IP core nagpahayag sa data_valid signal ug nagtapos sa JTAG access.

Mubo nga sulat: Tugoti ang usa ka paglangan katumbas sa tCD2UM human sa bug-os nga chip configuration sa dili pa mosulay sa pagbasa sa talagsaon nga chip ID. I-refer ang tagsa-tagsa nga datasheet sa device para sa tCD2UM value.

Pag-reset sa Chip ID Intel Stratix 10 FPGA IP Core

Aron ma-reset ang IP core, kinahanglan nimo nga ipahayag ang signal sa pag-reset sa labing menos napulo ka mga siklo sa orasan.

Nota

1. Para sa Intel Stratix 10 device, ayaw i-reset ang IP core hangtod sa tCD2UM human sa full chip initialization. I-refer ang tagsa-tagsa nga datasheet sa device para sa tCD2UM value.
2. Para sa IP core instantiation guidelines, kinahanglan nimong i-refer ang Intel Stratix 10 Reset Release IP section sa Intel Stratix 10 Configuration User Guide.

May Kalabutan nga Impormasyon

Giya sa Gumagamit sa Pag-configure sa Intel Stratix 10

• Naghatag dugang nga kasayuran bahin sa Intel Stratix 10 Reset Release IP.

Chip ID Intel FPGA IP Cores

Kini nga seksyon naghulagway sa mosunod nga mga IP core

• Talagsaon nga Chip ID Intel Arria 10 FPGA IP core
• Talagsaon nga Chip ID Intel Cyclone 10 GX FPGA IP core
• Talagsaong Chip ID Intel FPGA IP core

Functional nga Deskripsyon

Ang data_valid signal nagsugod sa ubos sa inisyal nga kahimtang diin walay data nga gibasa gikan sa device. Human sa pagpakaon sa usa ka signal sa orasan sa clkin input port, ang Chip ID Intel FPGA IP core nagbasa sa talagsaon nga chip ID. Human sa pagbasa, ang IP core nagpahayag sa data_valid signal aron ipakita nga ang talagsaon nga chip ID nga bili sa output port andam na alang sa pagkuha. Ang operasyon gisubli lamang kung imong gi-reset ang IP core. Ang chip_id[63:0] output port naghupot sa bili sa talagsaong chip ID hangtod nga imong i-configure pag-usab ang device o i-reset ang IP core.

Mubo nga sulat: Ang Intel Chip ID IP core walay simulation model files. Aron ma-validate kini nga IP core, girekomenda sa Intel nga himuon nimo ang pagsusi sa hardware.

Hulagway 2: Chip ID Intel FPGA IP Core Ports

Talaan 3: Chip ID Intel FPGA IP Core Ports Deskripsyon

Dunggoanan	I/O	Gidak-on (Bit)	Deskripsyon
clkin	Input	1	Gipakaon ang signal sa orasan sa chip ID block. Ang pinakataas nga gisuportahan nga mga frequency mao ang mosunod: • Para sa Intel Arria 10 ug Intel Cyclone 10 GX: 30 MHz. • Para sa Intel MAX 10, Stratix V, Arria V ug Cyclone V: 100 MHz.
i-reset	Input	1	Synchronous nga pag-reset nga nag-reset sa IP core. Aron i-reset ang IP core, ipahayag ang reset signal nga taas sa labing menos 10 ka clkin cycles(1). Ang chip_id [63:0]output port naghupot sa bili sa talagsaon nga chip ID hangtud nga imong i-configure pag-usab ang device o i-reset ang IP core.
data_balido	Output	1	Nagpakita nga ang talagsaon nga chip ID andam na alang sa pagkuha. Kung ang signal ubos, ang IP core anaa sa inisyal nga estado o sa pag-uswag sa load data gikan sa usa ka fuse ID. Human ipahayag sa IP core ang signal, andam na ang datos alang sa pagkuha sa chip_id[63..0] output port.
chip_id	Output	64	Nagpakita sa talagsaon nga chip ID sumala sa ilang tagsa-tagsa nga fuse ID nga lokasyon. Ang datos balido lamang human ang IP core nagpahayag sa data_valid signal. Ang bili sa power-up mo-reset sa 0.

Pag-access sa Unique Chip ID Intel Arria 10 FPGA IP ug Unique Chip ID Intel Cyclone 10 GX FPGA IP pinaagi sa Signal Tap

Mubo nga sulat: Ang Intel Arria 10 ug Intel Cyclone 10 GX chip ID dili ma-access kung ikaw adunay ubang mga sistema o mga IP core nga nag-access sa JTAG dungan. Kay example, ang Signal Tap II Logic Analyzer, Transceiver Toolkit, in-system signal o probes, ug ang SmartVID Controller IP core.

Kung imong i-toggle ang reset signal, ang Unique Chip ID Intel Arria 10 FPGA IP ug Unique Chip ID Intel Cyclone 10 GX FPGA IP cores magsugod sa pagbasa sa chip ID gikan sa Intel Arria 10 o Intel Cyclone 10 GX device. Kung andam na ang chip ID, ang Unique Chip ID Intel Arria 10 FPGA IP ug Unique Chip ID Intel Cyclone 10 GX FPGA IP cores nagpahayag sa data_valid signal ug nagtapos sa JTAG access.

Mubo nga sulat: Tugoti ang usa ka paglangan katumbas sa tCD2UM human sa bug-os nga chip configuration sa dili pa mosulay sa pagbasa sa talagsaon nga chip ID. I-refer ang tagsa-tagsa nga datasheet sa device para sa tCD2UM value.

Pag-reset sa Chip ID Intel FPGA IP Core

Aron ma-reset ang IP core, kinahanglan nimo nga ipahayag ang signal sa pag-reset sa labing menos napulo ka mga siklo sa orasan. Human nimo deassert ang reset signal, ang IP core magbasa pag-usab sa talagsaon nga chip ID gikan sa fuse ID block. Ang IP core nagpahayag sa data_valid signal pagkahuman sa operasyon.

Mubo nga sulat: Para sa Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V, ug Cyclone V nga mga device, ayaw pag-reset sa IP core hangtod sa tCD2UM human sa full chip initialization. I-refer ang tagsa-tagsa nga datasheet sa device para sa tCD2UM value.

Chip ID Intel FPGA IP Cores User Guide Archives

Kung ang usa ka IP core nga bersyon wala gilista, ang giya sa gumagamit alang sa miaging IP core nga bersyon magamit.

IP Core nga Bersyon	Giya sa Gumagamit
18.1	Chip ID Intel FPGA IP Cores Giya sa Gumagamit
18.0	Chip ID Intel FPGA IP Cores Giya sa Gumagamit

Kasaysayan sa Pagbag-o sa Dokumento alang sa Giya sa Gumagamit sa Intel FPGA IP Cores Chip ID

Bersyon sa Dokumento	Intel Quartus® Panguna nga Bersyon	Mga kausaban
2022.09.26	20.3	Gitangtang Mga Kinamaayohang Praktis sa Pagdumala sa Proyekto sumpay. Gi-update Functional nga Deskripsyon sa Chip ID Intel Stratix 10 FPGA IP Core. Gi-update Functional nga Deskripsyon sa Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Gi-update ang paghulagway sa clkin ug resetports sa Table: Chip ID Intel FPGA IP Core Ports Deskripsyon aron ilakip ang mga detalye sa Intel MAX 10. Gi-update ang Pag-reset sa Chip ID Intel FPGA IP Core seksyon nga maglakip sa suporta alang sa Intel MAX 10 device.
2019.05.17	19.1	Gi-update ang Pag-reset sa Chip ID Intel Stratix 10 FPGA IP Core topiko aron makadugang ug ikaduhang nota bahin sa IP core instantiation guidelines.
2019.02.19	18.1	Gidugang nga suporta alang sa Intel MAX 10 nga mga aparato sa Mga IP Core ug ang Gisuportahan nga mga Device lamesa.
2018.12.24	18.1	Gidugang ang Chip ID Intel FPGA IP Cores User Guide Archives seksyon.  Gi-restructure ang dokumento aron makahatag og dugang nga mga detalye sa tagsa-tagsa nga gisuportahan nga mga himan.
2018.06.08	18.0	Gi-update ang gibasa nga paghulagway sa port. Gi-update ang paghulagway sa pag-reset sa port.
2018.05.07	18.0	Gidugang ang readid port alang sa Chip ID Intel Stratix 10 FPGA IP IP core.

 

Petsa	Bersyon	Mga kausaban
Disyembre 2017	2017.12.11	Gi-update nga titulo sa dokumento gikan sa Altera Unique Chip ID IP Core User Guide. Gidugang Suporta sa Device seksyon.  Gihiusa ug gidugang nga impormasyon gikan sa Altera Arria 10 Talagsaong Chip ID IP Core User Guide ug Stratix 10 Talagsaon nga Chip ID IP Core Giya sa Gumagamit. Gi-rebrand sa Intel. Gi-update Functional nga Deskripsyon. Gidugang ang suporta sa Intel Cyclone 10 GX device.
Mayo 2016	2016.05.02	Gikuha ang standard IP core nga impormasyon ug gidugang ang link sa Quartus Prime Handbook. Gi-update nga nota bahin sa suporta sa aparato sa Arria 10.
Septiyembre, 2014	2014.09.02	• Gi-update nga titulo sa dokumento aron ipakita ang bag-ong ngalan sa "Altera Unique Chip ID" IP core.

Petsa	Bersyon	Mga kausaban
Agosto, 2014	2014.08.18	Gi-update nga mga lakang sa parameterization alang sa legacy parameter editor. Gidugang nga nota nga kini nga IP core wala nagsuporta sa mga disenyo sa Arria 10.
Hunyo, 2014	2014.06.30	Gipulihan ang MegaWizard Plug-In Manager nga impormasyon sa IP Catalog. Gidugang ang sukaranan nga kasayuran bahin sa pag-upgrade sa mga IP core. Gidugang ang standard nga pag-instalar ug impormasyon sa paglilisensya. Gikuha ang karaan nga kasayuran sa lebel sa suporta sa aparato. Ang suporta sa IP core device anaa na sa IP Catalog ug parameter editor.
Septiyembre, 2013	2013.09.20	Gi-update sa pag-usab sa pulong "Pagkuha sa chip ID sa usa ka FPGA device" ngadto sa "Pagkuha sa talagsaon nga chip ID sa usa ka FPGA device"
Mayo, 2013	1.0	Inisyal nga pagpagawas.

Ipadala ang Feedback

Mga Dokumento / Mga Kapanguhaan

Intel Chip ID FPGA IP Cores [pdf] Giya sa Gumagamit Chip ID FPGA IP Cores, Chip ID, FPGA IP Cores, IP Cores

Mga pakisayran

• Manwal sa Gumagamit