Phát hiện và sửa lỗi MICROCHIP trên bộ nhớ LSRAM RTG4

Lịch sử sửa đổi

Lịch sử sửa đổi mô tả những thay đổi đã được thực hiện trong tài liệu. Những thay đổi được liệt kê theo bản sửa đổi, bắt đầu từ ấn phẩm mới nhất.

Bản sửa đổi 4.0
Sau đây là tóm tắt những thay đổi được thực hiện trong bản sửa đổi này.

• Đã cập nhật tài liệu cho Libero SoC v2021.2.
• Đã thêm Phụ lục 1: Lập trình Thiết bị Sử dụng FlashPro Express, trang 14.
• Đã thêm Phụ lục 2: Chạy Tập lệnh TCL, trang 16.
• Đã xóa tham chiếu đến số phiên bản Libero.

Bản sửa đổi 3.0
Đã cập nhật tài liệu phát hành phần mềm Libero v11.9 SP1.

Bản sửa đổi 2.0
Đã cập nhật tài liệu phát hành phần mềm Libero v11.8 SP2.

Bản sửa đổi 1.0
Lần xuất bản đầu tiên của tài liệu này.

Phát hiện và sửa lỗi trên bộ nhớ RTG4 LSRAM

Thiết kế tham chiếu này mô tả khả năng phát hiện và sửa lỗi (EDAC) của LSRAM RTG4™ FPGA. Trong môi trường dễ bị ảnh hưởng bởi sự kiện đơn lẻ (SEU), RAM dễ bị lỗi nhất thời do các ion nặng gây ra. Những lỗi này có thể được phát hiện và sửa chữa bằng cách sử dụng mã sửa lỗi (ECC). Các khối RAM RTG4 FPGA có bộ điều khiển EDAC tích hợp để tạo mã sửa lỗi để sửa lỗi 1 bit hoặc phát hiện lỗi 2 bit.

Nếu phát hiện lỗi 1 bit, bộ điều khiển EDAC sẽ sửa bit lỗi và đặt cờ sửa lỗi (SB_CORRECT) ở mức hoạt động cao. Nếu phát hiện lỗi 2 bit, bộ điều khiển EDAC sẽ đặt cờ phát hiện lỗi (DB_DETECT) ở mức hoạt động cao.
Để biết thêm thông tin về chức năng RTG4 LSRAM EDAC, hãy tham khảo UG0574: RTG4 FPGA Fabric

Hướng dẫn sử dụng.
Trong thiết kế tham chiếu này, lỗi 1 bit hoặc lỗi 2 bit được đưa vào thông qua GUI SmartDebug. EDAC được quan sát bằng giao diện người dùng đồ họa (GUI), sử dụng giao diện UART để truy cập LSRAM để đọc/ghi dữ liệu, Libero® System-on-Chip (SoC) SmartDebug (JTAG) được sử dụng để đưa các lỗi vào bộ nhớ LSRAM.

Yêu cầu thiết kế
Bảng 1 liệt kê các yêu cầu thiết kế tham chiếu để chạy bản demo RTG4 LSRAM EDAC.

Bảng 1 • Yêu cầu thiết kế

Phần mềm

• SoC Libero
• FlashPro Express
• Gỡ lỗi thông minh
• Trình điều khiển máy chủ PC Trình điều khiển USB sang UART

Ghi chú: Libero SmartDesign và ảnh chụp màn hình cấu hình hiển thị trong hướng dẫn này chỉ nhằm mục đích minh họa.
Mở thiết kế Libero để xem các bản cập nhật mới nhất.

Điều kiện tiên quyết
Trước khi bạn bắt đầu:
Tải xuống và cài đặt Libero SoC (như được chỉ ra trong webcho thiết kế này) trên PC chủ từ vị trí sau: https://www.microsemi.com/product-directory/design-resources/1750-libero-soc

Thiết Kế Demo
Tải xuống thiết kế demo files từ Microsemi webtrang web tại: http://soc.microsemi.com/download/rsc/?f=rtg4_dg0703_df

thiết kế trình diễn filebao gồm:

• Dự án Libero SoC
• Trình cài đặt GUI
• Lập trình files
• Đọc tôi.txt file
• TCL_Script

Ứng dụng GUI trên PC chủ đưa ra lệnh cho thiết bị RTG4 thông qua giao diện USB-UART. Giao diện UART này được thiết kế với CoreUART, là IP logic từ danh mục Libero SoC IP. IP CoreUART trong kết cấu RTG4 nhận lệnh và truyền chúng tới logic bộ giải mã lệnh. Logic bộ giải mã lệnh giải mã lệnh đọc hoặc ghi, được thực thi bằng logic giao diện bộ nhớ.

Khối giao diện bộ nhớ được sử dụng để đọc/ghi và giám sát các cờ lỗi LSRAM. EDAC tích hợp sửa lỗi 1 bit trong khi đọc từ LSRAM và cung cấp dữ liệu đã sửa cho giao diện người dùng nhưng không ghi lại dữ liệu đã sửa vào LSRAM. LSRAM EDAC tích hợp không triển khai tính năng lọc. Thiết kế demo triển khai logic chà, theo dõi cờ hiệu chỉnh 1 bit và cập nhật LSRAM với dữ liệu đã sửa nếu xảy ra lỗi một bit.
GUI SmartDebug được sử dụng để đưa lỗi 1 bit hoặc 2 bit vào dữ liệu LSRAM.
Hình 1 thể hiện sơ đồ khối cấp cao nhất của thiết kế demo RTG4 LSRAM EDAC.

Hình 1 • Sơ đồ khối cấp cao nhất

Sau đây là các cấu hình thiết kế demo:

1. LSRAM được cấu hình ở chế độ ×18 và EDAC được bật bằng cách kết nối tín hiệu ECC_EN của LSRAM với mức cao.
   Ghi chú: LSRAM EDAC chỉ được hỗ trợ cho chế độ ×18 và ×36.
2. IP CoreUART được cấu hình để giao tiếp với ứng dụng PC chủ ở tốc độ 115200 baud.
3. RTG4FCCCECALIB_C0 được định cấu hình để tạo xung nhịp cho CoreUART và logic kết cấu khác ở tốc độ 80 MHz.

Đặc trưng
Sau đây là các tính năng thiết kế demo:

• Đọc và ghi vào LSRAM
• Chèn lỗi 1 bit và 2 bit bằng SmartDebug
• Hiển thị giá trị đếm lỗi 1 bit và 2 bit
• Cung cấp để xóa các giá trị đếm lỗi
• Bật hoặc tắt logic lọc bộ nhớ

Sự miêu tả
Thiết kế demo này liên quan đến việc thực hiện các nhiệm vụ sau:

• Khởi tạo và truy cập LSRAM
  Logic giao diện bộ nhớ được triển khai trong logic kết cấu nhận lệnh khởi tạo từ GUI và khởi tạo 256 vị trí bộ nhớ đầu tiên của LSRAM với dữ liệu gia tăng. Nó cũng thực hiện các thao tác đọc và ghi vào 256 vị trí bộ nhớ của LSRAM bằng cách nhận địa chỉ và dữ liệu từ GUI. Đối với thao tác đọc, thiết kế sẽ tìm nạp dữ liệu từ LSRAM và cung cấp dữ liệu đó cho GUI để hiển thị. Kỳ vọng là thiết kế sẽ không gây ra lỗi trước khi sử dụng SmartDebug.

Ghi chú: Các vị trí bộ nhớ chưa được khởi tạo có thể có các giá trị ngẫu nhiên và SmartDebug có thể hiển thị lỗi bit đơn hoặc bit kép ở các vị trí đó.

• Chèn lỗi 1 bit hoặc 2 bit
  GUI SmartDebug được sử dụng để đưa các lỗi 1 bit hoặc 2 bit vào vị trí bộ nhớ được chỉ định của LSRAM. Các thao tác sau được thực hiện bằng SmartDebug để đưa các lỗi 1 bit và 2 bit vào LSRAM:
  • Mở GUI SmartDebug, nhấp vào Gỡ lỗi mảng FPGA.
  • Chuyển đến tab Khối bộ nhớ, chọn phiên bản bộ nhớ và nhấp chuột phải vào Thêm.
  • Để đọc khối bộ nhớ, hãy nhấp vào Đọc khối.
  • Đưa lỗi bit đơn hoặc bit kép vào bất kỳ vị trí nào của LSRAM ở một độ sâu nhất định.
  • Để ghi vào vị trí đã sửa đổi, hãy nhấp vào Viết khối.
    Trong hoạt động đọc và ghi LSRAM thông qua SmartDebug (JTAG), bộ điều khiển EDAC bị bỏ qua và không tính toán các bit ECC cho thao tác ghi ở bước e.
• Đếm lỗi
  Bộ đếm 8 bit được sử dụng để cung cấp số lỗi và được thiết kế thành logic kết cấu để đếm các lỗi 1 bit hoặc 2 bit. Logic bộ giải mã lệnh cung cấp các giá trị đếm cho GUI khi nhận lệnh từ GUI.

Cấu trúc đồng hồ
Trong thiết kế demo này, có một miền đồng hồ. Bộ tạo dao động 50 MHz bên trong điều khiển RTG4FCCC, điều khiển thêm RTG4FCCCECALIB_C0. RTG4FCCCECALIB_C0 tạo ra xung nhịp 80 MHz cung cấp nguồn xung nhịp cho các mô-đun COREUART, cmd_decode, TPSRAM_ECC và RAM_RW.
Hình dưới đây cho thấy cấu trúc xung nhịp của thiết kế demo.

Hình 2 • Cấu trúc bấm giờ

Đặt lại cấu trúc
Trong thiết kế demo này, tín hiệu đặt lại cho các mô-đun COREUART, cmd_decode và RAM_RW được cung cấp thông qua cổng LOCK của RTG4FCCCECALIB_C0. Hình dưới đây cho thấy cấu trúc thiết lập lại của thiết kế demo.

Hình 3 • Cấu trúc Reset

Thiết lập thiết kế demo
Các phần sau mô tả cách thiết lập Bộ công cụ phát triển RTG4 và GUI để chạy thiết kế demo.

Cài đặt Jumper

1. Kết nối các jumper trên Bộ công cụ phát triển RTG4, như minh họa trong Bảng 2.
   Bảng 2 • Cài đặt Jumper

   Áo len	Ghim (Từ)	Ghim (Tới)	Bình luận
   J11, J17, J19, J21, J23, J26, J27, J28	1	2	Mặc định
   J16	2	3	Mặc định
   J32	1	2	Mặc định
   J33	1	3	Mặc định
   	2	4

   Ghi chú: Tắt công tắc cấp nguồn SW6 trong khi kết nối các jumper.

2. Kết nối cáp USB (USB mini với cáp USB loại A) với J47 của Bộ phát triển RTG4 và đầu kia của cáp với cổng USB của PC chủ.
3. Đảm bảo rằng trình điều khiển cầu nối USB sang UART được tự động phát hiện. Điều này có thể được xác minh trong trình quản lý thiết bị của PC chủ.
   Hình 4 hiển thị các thuộc tính cổng nối tiếp USB 2.0 và bộ chuyển đổi nối tiếp COM31 và USB C được kết nối.

Hình 4 • Trình điều khiển cầu nối USB sang UART

Ghi chú: Nếu trình điều khiển cầu nối USB sang UART chưa được cài đặt, hãy tải xuống và cài đặt trình điều khiển từ www.microsemi.com//documents/CDM_2.08.24_WHQL_Certified.zip

Hình 5 hiển thị thiết lập bo mạch để chạy bản demo EDAC trên Bộ công cụ phát triển RTG4.

Lập trình thiết kế Demo

1. Khởi chạy phần mềm Libero SOC.
2. Để lập trình Bộ công cụ phát triển RTG4 với công việc file được cung cấp như một phần của thiết kế filesử dụng phần mềm FlashPro Express, hãy tham khảo Phụ lục 1: Lập trình Thiết bị Sử dụng FlashPro Express, trang 14.
   Ghi chú: Sau khi lập trình xong công việc file thông qua phần mềm FlashPro Express, tiến tới EDAC Demo GUI, trang 9. Nếu không, hãy chuyển sang bước tiếp theo.
3. Trong quy trình thiết kế Libero, nhấp vào hành động Chạy chương trình.
4. Sau khi Lập trình hoàn tất, dấu kiểm màu xanh lục xuất hiện phía trước 'Hành động chạy chương trình' cho biết việc lập trình thành công thiết kế demo.

GUI demo EDAC
Bản demo EDAC được cung cấp GUI thân thiện với người dùng, như trong Hình 7, chạy trên PC chủ, giao tiếp với Bộ công cụ phát triển RTG4. UART được sử dụng làm giao thức liên lạc cơ bản giữa PC chủ và Bộ công cụ phát triển RTG4.

GUI chứa các phần sau:

1. Lựa chọn cổng COM để thiết lập kết nối UART với RTG4 FPGA với tốc độ truyền 115200.
2. LSRAM Memory Write: Để ghi dữ liệu 8 bit vào địa chỉ bộ nhớ LSRAM được chỉ định.
3. Xóa bộ nhớ: Để bật hoặc tắt logic xóa.
4. Đọc bộ nhớ LSRAM: Để đọc dữ liệu 8 bit từ địa chỉ bộ nhớ LSRAM được chỉ định.
5. Đếm lỗi: Hiển thị số lượng lỗi và cung cấp tùy chọn để xóa giá trị bộ đếm về 0.
6. Số lỗi 1 bit: Hiển thị số lỗi 1 bit và cung cấp tùy chọn xóa giá trị bộ đếm về XNUMX.
7. Số lỗi 2 bit: Hiển thị số lỗi 2 bit và cung cấp tùy chọn xóa giá trị bộ đếm về XNUMX.
8. Dữ liệu nhật ký: Cung cấp thông tin trạng thái cho mọi thao tác được thực hiện bằng GUI.

Chạy Demo
Các bước sau đây mô tả cách chạy bản demo:

1. Đi đến \v1.2.2\v1.2.2\Exe và bấm đúp vào EDAC_GUI.exe như trong Hình 8.
2. Chọn cổng COM31 từ danh sách và nhấp vào Kết nối.

Chèn và sửa lỗi bit đơn

1. Trong thiết kế Libero được cung cấp, nhấp đúp vào Thiết kế SmartDebug trong quy trình thiết kế.
2. Trong GUI SmartDebug, nhấp vào Gỡ lỗi mảng FPGA.
3. Trong cửa sổ Debug FPGA Array, chuyển đến tab Khối bộ nhớ. Nó sẽ hiển thị khối LSRAM trong thiết kế một cách logic và vật lý view. Các khối logic được hiển thị bằng biểu tượng L và các khối vật lý được hiển thị bằng biểu tượng P.
4. Chọn phiên bản khối vật lý và nhấp chuột phải vào Thêm.
5. Để đọc khối bộ nhớ, hãy nhấp vào Đọc khối.
6. Đưa lỗi 1 bit vào dữ liệu 8 bit tại bất kỳ vị trí nào của LSRAM lên đến độ sâu 256, như minh họa trong hình dưới đây trong đó lỗi 1 bit được đưa vào ở vị trí thứ 0 của LSRAM.
7. Nhấp vào Khối ghi để ghi dữ liệu đã sửa đổi vào vị trí dự định.
8. Đi tới GUI EDAC và nhập trường Địa chỉ trong phần Đọc bộ nhớ LSRAM và nhấp vào Đọc, như minh họa trong hình sau.
9. Quan sát các trường Đếm lỗi 1 bit và Đọc dữ liệu trong GUI. Giá trị đếm lỗi tăng thêm 1.
   Trường Đọc dữ liệu hiển thị dữ liệu chính xác khi EDAC sửa bit lỗi.

Ghi chú: Nếu tính năng lọc bộ nhớ không được bật thì số lỗi sẽ tăng lên cho mỗi lần đọc từ cùng một địa chỉ LSRAM vì nó gây ra lỗi 1 bit.

Phát hiện và tiêm lỗi bit kép

1. Thực hiện từ bước 1 đến bước 5 như được nêu trong phần Chèn và sửa lỗi bit đơn, trang 10.
2. Đưa lỗi 2-bit vào dữ liệu 8-bit tại bất kỳ vị trí nào của LSRAM lên đến độ sâu 256, như minh họa trong hình dưới đây trong đó lỗi 2-bit được đưa vào tại vị trí 'A' của LSRAM.
3. Bấm vào Khối ghi để ghi dữ liệu đã sửa đổi vào vị trí dự định.
4. Đi tới GUI EDAC và nhập trường Địa chỉ trong phần Đọc bộ nhớ LSRAM và nhấp vào Đọc, như minh họa trong hình sau.
5. Quan sát các trường Đếm lỗi và Đọc dữ liệu 2 bit trong GUI. Giá trị đếm lỗi tăng thêm 1.
   Trường Đọc dữ liệu hiển thị dữ liệu bị hỏng.

Tất cả các hành động được thực hiện trong RTG4 đều được ghi vào phần Bảng điều khiển nối tiếp của GUI.

Phần kết luận
Bản demo này nêu bật khả năng EDAC của bộ nhớ LSRAM RTG4. Lỗi 1 bit hoặc lỗi 2 bit được đưa vào thông qua GUI SmartDebug. Sửa lỗi 1 bit và phát hiện lỗi 2 bit được quan sát bằng GUI EDAC.

Lập trình thiết bị bằng FlashPro Express

Phần này mô tả cách lập trình thiết bị RTG4 với công việc lập trình file sử dụng FlashPro Express.

Để lập trình thiết bị, hãy thực hiện các bước sau:

1. Đảm bảo rằng cài đặt jumper trên bo mạch giống với cài đặt được liệt kê trong Bảng 3 của UG0617:
   Hướng dẫn sử dụng Bộ công cụ phát triển RTG4.
2. Theo tùy chọn, có thể đặt jumper J32 để kết nối các chân 2-3 khi sử dụng bộ lập trình FlashPro4, FlashPro5 hoặc FlashPro6 bên ngoài thay vì cài đặt jumper mặc định để sử dụng FlashPro5 được nhúng.
   Ghi chú: Công tắc cấp điện, SW6 phải được TẮT trong khi thực hiện kết nối jumper.
3. Kết nối cáp cấp nguồn với đầu nối J9 trên bo mạch.
4. BẬT công tắc nguồn điện SW6.
5. Nếu sử dụng FlashPro5 nhúng, hãy kết nối cáp USB với đầu nối J47 và PC chủ.
   Ngoài ra, nếu sử dụng bộ lập trình bên ngoài, hãy kết nối cáp ribbon với JTAG tiêu đề J22 và kết nối lập trình viên với PC chủ.
6. Trên PC chủ, khởi chạy phần mềm FlashPro Express.
7. Nhấp vào Mới hoặc chọn Dự án công việc mới từ menu FlashPro Express Job from Project để tạo một dự án công việc mới, như thể hiện trong hình dưới đây.
8. Nhập nội dung sau vào hộp thoại New Job Project từ FlashPro Express Job:
   • Công việc lập trình file: Nhấp vào Duyệt qua và điều hướng đến vị trí có .job file được định vị và chọn file. Vị trí mặc định là: \rtg4_dg0703_df\Programming_Job
   • Vị trí dự án công việc FlashPro Express: Bấm Duyệt và điều hướng đến vị trí dự án FlashPro Express mong muốn.
9. Nhấp vào OK. Lập trình cần thiết file được chọn và sẵn sàng để được lập trình trong thiết bị.
10. Cửa sổ FlashPro Express sẽ xuất hiện, xác nhận rằng số lập trình viên xuất hiện trong trường Lập trình viên. Nếu không, hãy xác nhận các kết nối bo mạch và nhấp vào Làm mới/Quét lại chương trình lập trình.
11. Bấm CHẠY. Khi thiết bị được lập trình thành công, trạng thái RUN PASSED sẽ hiển thị như minh họa trong hình dưới đây.
12. Đóng FlashPro Express hoặc nhấp vào Thoát trong tab Dự án.

Chạy Tập lệnh TCL

Tập lệnh TCL được cung cấp trong thiết kế files trong thư mục TCL_Scripts. Nếu được yêu cầu, thiết kế
luồng có thể được sao chép từ quá trình thực hiện thiết kế cho đến khi tạo ra công việc file.

Để chạy TCL, hãy làm theo các bước dưới đây:

1. Khởi chạy phần mềm Libero
2. Chọn Dự án > Thực thi tập lệnh….
3. Nhấp vào Duyệt và chọn script.tcl từ thư mục TCL_Scripts đã tải xuống.
4. Nhấp vào Chạy.

Sau khi thực thi thành công tập lệnh TCL, dự án Libero được tạo trong thư mục TCL_Scripts.
Để biết thêm thông tin về tập lệnh TCL, hãy tham khảo rtg4_dg0703_df/TCL_Scripts/readme.txt.
Tham khảo Hướng dẫn tham khảo lệnh Libero® SoC TCL để biết thêm chi tiết về các lệnh TCL. Hãy liên hệ với bộ phận Hỗ trợ Kỹ thuật nếu có bất kỳ truy vấn nào gặp phải khi chạy tập lệnh TCL.

Microsemi không bảo đảm, đại diện hoặc đảm bảo về thông tin có trong tài liệu này hoặc tính phù hợp của các sản phẩm và dịch vụ của mình cho bất kỳ mục đích cụ thể nào, cũng như Microsemi không chịu bất kỳ trách nhiệm pháp lý nào phát sinh từ việc ứng dụng hoặc sử dụng bất kỳ sản phẩm hoặc mạch điện nào. Các sản phẩm được bán dưới đây và bất kỳ sản phẩm nào khác do Microsemi bán đã được thử nghiệm giới hạn và không được sử dụng cùng với các thiết bị hoặc ứng dụng quan trọng. Bất kỳ thông số kỹ thuật hiệu suất nào được cho là đáng tin cậy nhưng chưa được xác minh và Người mua phải tiến hành và hoàn thành tất cả các hoạt động và thử nghiệm khác của sản phẩm, một mình và cùng với hoặc được lắp đặt trong bất kỳ sản phẩm cuối nào. Người mua không được dựa vào bất kỳ dữ liệu và thông số kỹ thuật hiệu suất hoặc thông số nào do Microsemi cung cấp. Người mua có trách nhiệm xác định một cách độc lập tính phù hợp của bất kỳ sản phẩm nào và kiểm tra và xác minh các sản phẩm đó. Thông tin do Microsemi cung cấp dưới đây được cung cấp “nguyên trạng, ở đâu” và với tất cả các lỗi và toàn bộ rủi ro liên quan đến thông tin đó hoàn toàn thuộc về Người mua. Microsemi không cấp, rõ ràng hoặc ngầm định, cho bất kỳ bên nào bất kỳ quyền sáng chế, giấy phép hoặc bất kỳ quyền SHTT nào khác, cho dù liên quan đến bản thân thông tin đó hay bất kỳ điều gì được mô tả bởi thông tin đó. Thông tin được cung cấp trong tài liệu này là độc quyền của Microsemi và Microsemi có quyền thực hiện bất kỳ thay đổi nào đối với thông tin trong tài liệu này hoặc bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo.

Giới thiệu về Microsemi Microsemi, một công ty con thuộc sở hữu hoàn toàn của Microchip Technology Inc. (Nasdaq: MCHP), cung cấp danh mục toàn diện các giải pháp hệ thống và chất bán dẫn cho ngành hàng không vũ trụ & quốc phòng, truyền thông, trung tâm dữ liệu và thị trường công nghiệp. Các sản phẩm bao gồm các mạch tích hợp tín hiệu hỗn hợp tương tự được làm cứng bằng bức xạ và hiệu suất cao, FPGA, SoC và ASIC; sản phẩm quản lý năng lượng; thiết bị định giờ và đồng bộ hóa cũng như các giải pháp thời gian chính xác, thiết lập tiêu chuẩn thời gian của thế giới; thiết bị xử lý giọng nói; giải pháp RF; thành phần rời rạc; giải pháp lưu trữ và truyền thông doanh nghiệp, công nghệ bảo mật và khả năng mở rộng chống tấn côngampsản phẩm er; Giải pháp Ethernet; Nguồn-over-Ethernet IC và midspans; cũng như các khả năng và dịch vụ thiết kế tùy chỉnh. Tìm hiểu thêm tại www.microsemi.com.

Trụ sở chính của Microsemi
Một doanh nghiệp, Aliso Viejo,
CA 92656 Hoa Kỳ
Ở Hoa Kỳ: +1 800-713-4113
Bên ngoài Hoa Kỳ: +1 949-380-6100
Doanh số: +1 949-380-6136
Số Fax: +1 949-215-4996
Email: bán hàng.support@microsemi.com
www.microsemi.com

© 2021 Microsemi, công ty con thuộc sở hữu hoàn toàn của Microchip Technology Inc. Mọi quyền được bảo lưu. Microsemi và biểu trưng Microsemi là các nhãn hiệu đã đăng ký của Microsemi Corporation. Tất cả các nhãn hiệu và nhãn hiệu dịch vụ khác là tài sản của chủ sở hữu tương ứng.

Microsemi Độc quyền DG0703 Bản sửa đổi 4.0

Tài liệu / Tài nguyên

Phát hiện và sửa lỗi MICROCHIP trên bộ nhớ LSRAM RTG4 [tập tin pdf] Hướng dẫn sử dụng Demo DG0703, Phát hiện và sửa lỗi trên bộ nhớ LSRAM RTG4, Phát hiện và sửa lỗi trên bộ nhớ LSRAM RTG4, Bộ nhớ LSRAM RTG4, Bộ nhớ LSRAM

Tài liệu tham khảo

• Hướng dẫn sử dụng