اكتشاف الأخطاء وتصحيحها باستخدام MICROCHIP في ذاكرة RTG4 LSRAM

سجل المراجعة

يصف سجل المراجعة التغييرات التي تم تنفيذها في المستند. يتم سرد التغييرات حسب المراجعة، بدءًا من الإصدار الأحدث.

المراجعة 4.0
فيما يلي ملخص للتغييرات التي تم إجراؤها في هذه المراجعة.

• تم تحديث مستند Libero SoC v2021.2.
• الملحق 1 المضاف: برمجة الجهاز باستخدام FlashPro Express ، الصفحة 14.
• الملحق 2 المضاف: تشغيل البرنامج النصي TCL ، الصفحة 16.
• تمت إزالة الإشارات إلى أرقام إصدارات Libero.

المراجعة 3.0
تم تحديث المستند لإصدار برنامج Libero v11.9 SP1.

المراجعة 2.0
تم تحديث المستند لإصدار برنامج Libero v11.8 SP2.

المراجعة 1.0
أول نشر لهذه الوثيقة.

كشف الأخطاء وتصحيحها في ذاكرة RTG4 LSRAM

يصف تصميم المرجع هذا قدرات اكتشاف الأخطاء وتصحيحها (EDAC) لوحدات ذاكرة الوصول العشوائي LSRAM من طراز RTG4™ FPGA. في بيئة معرضة لاضطراب حدث واحد (SEU)، تكون وحدات ذاكرة الوصول العشوائي (RAM) عرضة للأخطاء العابرة الناجمة عن الأيونات الثقيلة. يمكن اكتشاف هذه الأخطاء وتصحيحها باستخدام أكواد تصحيح الأخطاء (ECCs). تحتوي كتل ذاكرة الوصول العشوائي RTG4 FPGA على وحدات تحكم EDAC مدمجة لتوليد أكواد تصحيح الأخطاء لتصحيح خطأ بت واحد أو اكتشاف خطأ بتين.

إذا تم اكتشاف خطأ 1 بت، يقوم متحكم EDAC بتصحيح بت الخطأ وتعيين علم تصحيح الخطأ (SB_CORRECT) إلى نشط مرتفع. إذا تم اكتشاف خطأ 2 بت، يقوم متحكم EDAC بتعيين علم اكتشاف الخطأ (DB_DETECT) إلى نشط مرتفع.
لمزيد من المعلومات حول وظيفة RTG4 LSRAM EDAC، راجع UG0574: RTG4 FPGA Fabric

دليل المستخدم.
في تصميم المرجع هذا، يتم تقديم خطأ بت واحد أو خطأ بتين من خلال واجهة المستخدم الرسومية SmartDebug. يتم ملاحظة EDAC باستخدام واجهة مستخدم رسومية (GUI)، باستخدام واجهة UART للوصول إلى LSRAM لقراءة/كتابة البيانات، Libero® System-on-Chip (SoC) SmartDebug (JTAG) يتم استخدامه لحقن الأخطاء في ذاكرة LSRAM.

متطلبات التصميم
يوضح الجدول 1 متطلبات التصميم المرجعي لتشغيل العرض التوضيحي لـ RTG4 LSRAM EDAC.

الجدول 1 • متطلبات التصميم

برمجة

• ليبيرو شركة نفط الجنوب
• برنامج FlashPro Express
• تصحيح الأخطاء الذكية
• برامج تشغيل الكمبيوتر المضيف USB لسائقي UART

ملحوظة: تُعد لقطات شاشة Libero SmartDesign والتهيئة الموضحة في هذا الدليل بغرض التوضيح فقط.
افتح تصميم Libero لمشاهدة آخر التحديثات.

المتطلبات الأساسية
قبل أن تبدأ:
قم بتنزيل وتثبيت Libero SoC (كما هو موضح في ملف webموقع هذا التصميم) على الكمبيوتر المضيف من الموقع التالي: https://www.microsemi.com/product-directory/design-resources/1750-libero-soc

تصميم تجريبي
قم بتنزيل التصميم التجريبي files من Microsemi webالموقع في: http://soc.microsemi.com/download/rsc/?f=rtg4_dg0703_df

التصميم التجريبي fileوتشمل:

• مشروع Libero SoC
• مثبت واجهة المستخدم الرسومية
• برمجة files
• اقرأني.txt file
• TCL_Scripts

يصدر تطبيق واجهة المستخدم الرسومية على الكمبيوتر المضيف أوامر إلى جهاز RTG4 من خلال واجهة USB-UART. تم تصميم واجهة UART هذه باستخدام CoreUART، وهو عنوان IP منطقي من كتالوج IP الخاص بـ Libero SoC. يتلقى عنوان IP CoreUART في بنية RTG4 الأوامر وينقلها إلى منطق فك تشفير الأوامر. يقوم منطق فك تشفير الأوامر بفك تشفير أمر القراءة أو الكتابة، والذي يتم تنفيذه باستخدام منطق واجهة الذاكرة.

تُستخدم كتلة واجهة الذاكرة لقراءة/كتابة ومراقبة علامات خطأ LSRAM. يصحح EDAC المدمج الخطأ 1 بت أثناء القراءة من LSRAM ويوفر البيانات المصححة لواجهة المستخدم ولكنه لا يكتب البيانات المصححة مرة أخرى إلى LSRAM. لا ينفذ LSRAM EDAC المدمج ميزة التنظيف. ينفذ التصميم التجريبي منطق التنظيف، الذي يراقب علامة التصحيح 1 بت ويقوم بتحديث LSRAM بالبيانات المصححة إذا حدث خطأ بت واحد.
يتم استخدام واجهة المستخدم الرسومية SmartDebug لحقن خطأ مكون من 1 بت أو 2 بت في بيانات LSRAM.
يوضح الشكل 1 مخطط الكتلة للمستوى الأعلى لتصميم العرض التوضيحي لـ RTG4 LSRAM EDAC.

الشكل 1 • مخطط كتلة المستوى الأعلى

وفيما يلي تكوينات تصميم العرض التوضيحي:

1. تم تكوين LSRAM لوضع ×18 وتم تمكين EDAC عن طريق توصيل إشارة ECC_EN الخاصة بـ LSRAM بالمستوى العالي.
   ملحوظة: يتم دعم LSRAM EDAC فقط في وضعي ×18 و×36.
2. تم تكوين IP الخاص بـ CoreUART للتواصل مع تطبيق الكمبيوتر المضيف بمعدل 115200 بود.
3. تم تكوين RTG4FCCCECALIB_C0 لضبط CoreUART ومنطق النسيج الآخر على 80 ميجا هرتز.

سمات
وفيما يلي ميزات تصميم العرض التوضيحي:

• القراءة والكتابة إلى LSRAM
• حقن خطأ 1 بت و2 بت باستخدام SmartDebug
• عرض قيم عدد الأخطاء المكونة من 1 بت و2 بت
• توفير لمسح قيم عدد الأخطاء
• تمكين أو تعطيل منطق تنظيف الذاكرة

وصف
يتضمن تصميم العرض التوضيحي هذا تنفيذ المهام التالية:

• تهيئة LSRAM والوصول إليها
  يتلقى منطق واجهة الذاكرة المطبق في منطق النسيج أمر التهيئة من واجهة المستخدم الرسومية ويقوم بتهيئة أول 256 موقع ذاكرة من ذاكرة الوصول العشوائي اللامتناهية (LSRAM) بالبيانات المتزايدة. كما يقوم أيضًا بإجراء عمليات القراءة والكتابة إلى 256 موقع ذاكرة من ذاكرة الوصول العشوائي اللامتناهية (LSRAM) من خلال تلقي العنوان والبيانات من واجهة المستخدم الرسومية (GUI). بالنسبة لعملية القراءة، يقوم التصميم بجلب البيانات من ذاكرة الوصول العشوائي اللامتناهية (LSRAM) وتقديمها إلى واجهة المستخدم الرسومية (GUI) للعرض. والتوقع هو أن التصميم لن يتسبب في حدوث أخطاء قبل استخدام SmartDebug.

ملحوظة: قد تحتوي مواقع الذاكرة غير المهيأة على قيم عشوائية، وقد يعرض SmartDebug أخطاء بت واحد أو بت مزدوج في تلك المواقع.

• حقن أخطاء 1 بت أو 2 بت
  يتم استخدام واجهة المستخدم الرسومية SmartDebug لحقن الأخطاء ذات البت الواحد أو البتين في موقع الذاكرة المحدد في LSRAM. يتم تنفيذ العمليات التالية باستخدام SmartDebug لحقن الأخطاء ذات البت الواحد أو البتين في LSRAM:
  • افتح واجهة المستخدم الرسومية SmartDebug، وانقر فوق تصحيح أخطاء FPGA Array.
  • انتقل إلى علامة التبويب "كتل الذاكرة"، وحدد مثيل الذاكرة، ثم انقر بزر الماوس الأيمن فوق "إضافة".
  • لقراءة كتلة الذاكرة، انقر فوق قراءة الكتلة.
  • حقن خطأ بت واحد أو بت مزدوج في أي موقع من LSRAM بعمق معين.
  • للكتابة في الموقع المعدل، انقر فوق كتلة الكتابة.
    أثناء عملية القراءة والكتابة في LSRAM من خلال SmartDebug (JTAG) في الواجهة، يتم تجاوز وحدة التحكم EDAC ولا تحسب بتات ECC لعملية الكتابة في الخطوة e.
• عد الأخطاء
  تُستخدم عدادات 8 بتات لتوفير عدد الأخطاء، وهي مصممة في منطق النسيج لحساب الأخطاء المكونة من 1 بت أو 2 بت. يوفر منطق فك تشفير الأوامر قيم العد إلى واجهة المستخدم الرسومية عند تلقي الأوامر من واجهة المستخدم الرسومية.

هيكل تسجيل الوقت
في تصميم العرض التوضيحي هذا، يوجد مجال ساعة واحد. يقوم المذبذب الداخلي بتردد 50 ميجاهرتز بتشغيل RTG4FCCC، والذي يقوم بدوره بتشغيل RTG4FCCCECALIB_C0. يقوم RTG4FCCCECALIB_C0 بتوليد ساعة بتردد 80 ميجاهرتز توفر مصدر ساعة لوحدات COREUART وcmd_decoder وTPSRAM_ECC وRAM_RW.
الشكل التالي يوضح هيكل التوقيت للتصميم التجريبي.

الشكل 2 • هيكل تسجيل الوقت

إعادة تعيين الهيكل
في تصميم العرض التوضيحي هذا، يتم توفير إشارة إعادة الضبط إلى وحدات COREUART وcmd_decoder وRAM_RW من خلال منفذ LOCK في RTG4FCCCECALIB_C0. يوضح الشكل التالي بنية إعادة الضبط لتصميم العرض التوضيحي.

الشكل 3 • إعادة تعيين الهيكل

إعداد التصميم التجريبي
تتناول الأقسام التالية كيفية إعداد مجموعة تطوير RTG4 وواجهة المستخدم الرسومية لتشغيل التصميم التجريبي.

إعدادات القفز

1. قم بتوصيل وصلات التوصيل في مجموعة تطوير RTG4، كما هو موضح في الجدول 2.
   الجدول 2 • إعدادات العبور

   سترة	دبوس (من)	تثبيت (إلى)	تعليقات
   J11 ، J17 ، J19 ، J21 ، J23 ، J26 ، J27 ، J28	1	2	تقصير
   ج16	2	3	تقصير
   ج32	1	2	تقصير
   ج33	1	3	تقصير
   	2	4

   ملحوظة: قم بإيقاف تشغيل مفتاح مصدر الطاقة، SW6، أثناء توصيل الوصلات.

2. قم بتوصيل كابل USB (كابل mini USB إلى كابل USB من النوع A) بـ J47 من مجموعة تطوير RTG4 والطرف الآخر من الكابل بمنفذ USB بجهاز الكمبيوتر المضيف.
3. تأكد من اكتشاف برامج تشغيل جسر USB إلى UART تلقائيًا. يمكن التحقق من ذلك في مدير الجهاز للكمبيوتر المضيف.
   يوضح الشكل 4 خصائص منفذ USB 2.0 التسلسلي ومنفذ COM31 المتصل ومحول USB التسلسلي C.

الشكل 4 • USB إلى برامج تشغيل UART Bridge

ملحوظة: إذا لم يتم تثبيت برامج تشغيل جسر USB إلى UART ، فقم بتنزيل برامج التشغيل وتثبيتها من www.microsemi.com//documents/CDM_2.08.24_WHQL_Certified.zip

يوضح الشكل 5 إعداد اللوحة لتشغيل عرض EDAC التوضيحي على مجموعة تطوير RTG4.

برمجة تصميم العرض التوضيحي

1. قم بتشغيل برنامج Libero SOC.
2. لبرمجة RTG4 Development Kit مع الوظيفة file المقدمة كجزء من التصميم fileباستخدام برنامج FlashPro Express ، ارجع إلى الملحق 1: برمجة الجهاز باستخدام FlashPro Express ، الصفحة 14.
   ملحوظة: بمجرد الانتهاء من البرمجة بالمهمة file من خلال برنامج FlashPro Express، انتقل إلى واجهة المستخدم الرسومية EDAC Demo، الصفحة 9. وإلا، انتقل إلى الخطوة التالية.
3. في سير تصميم Libero، انقر فوق إجراء تشغيل البرنامج.
4. بمجرد اكتمال البرمجة، تظهر علامة خضراء أمام "تشغيل البرنامج" للإشارة إلى برمجة تصميم العرض التوضيحي بنجاح.

واجهة المستخدم الرسومية لـ EDAC
يتم توفير عرض EDAC التوضيحي بواجهة مستخدم رسومية سهلة الاستخدام، كما هو موضح في الشكل 7، والتي تعمل على الكمبيوتر المضيف، والذي يتواصل مع مجموعة تطوير RTG4. يتم استخدام UART كبروتوكول اتصال أساسي بين الكمبيوتر المضيف ومجموعة تطوير RTG4.

تحتوي واجهة المستخدم الرسومية على الأقسام التالية:

1. اختيار منفذ COM لإنشاء اتصال UART مع RTG4 FPGA بمعدل بود 115200.
2. كتابة ذاكرة LSRAM: لكتابة بيانات 8 بت إلى عنوان ذاكرة LSRAM المحدد.
3. تنظيف الذاكرة: لتمكين أو تعطيل منطق التنظيف.
4. قراءة ذاكرة LSRAM: لقراءة البيانات المكونة من 8 بتات من عنوان ذاكرة LSRAM المحدد.
5. عدد الأخطاء: يعرض عدد الأخطاء ويوفر خيارًا لمسح قيمة العداد إلى الصفر.
6. عدد الأخطاء 1 بت: يعرض عدد الأخطاء 1 بت ويوفر خيارًا لمسح قيمة العداد إلى الصفر.
7. عدد الأخطاء المكون من 2 بت: يعرض عدد الأخطاء المكون من 2 بت ويوفر خيارًا لمسح قيمة العداد إلى الصفر.
8. بيانات السجل: توفر معلومات الحالة لكل عملية يتم إجراؤها باستخدام واجهة المستخدم الرسومية.

تشغيل العرض التوضيحي
توضح الخطوات التالية كيفية تشغيل العرض التوضيحي:

1. اذهب الى \v1.2.2\v1.2.2\Exe وانقر نقرًا مزدوجًا فوق EDAC_GUI.exe كما هو موضح في الشكل 8.
2. حدد منفذ COM31 من القائمة وانقر فوق "اتصال".

حقن وتصحيح خطأ بت واحد

1. في تصميم Libero المقدم، انقر نقرًا مزدوجًا فوق تصميم SmartDebug في تدفق التصميم.
2. في واجهة المستخدم الرسومية الخاصة بـ SmartDebug، انقر فوق تصحيح أخطاء FPGA Array.
3. في نافذة Debug FPGA Array، انتقل إلى علامة التبويب Memory Blocks (كتل الذاكرة). سيعرض ذلك كتلة LSRAM في التصميم مع تسلسل منطقي وفيزيائي. viewيتم عرض الكتل المنطقية بأيقونة L، ويتم عرض الكتل المادية بأيقونة P.
4. حدد مثيل الكتلة المادية ثم انقر بزر الماوس الأيمن فوق إضافة.
5. لقراءة كتلة الذاكرة، انقر فوق قراءة الكتلة.
6. حقن خطأ بمقدار 1 بت في بيانات 8 بت في أي موقع من LSRAM حتى العمق 256، كما هو موضح في الشكل التالي حيث يتم حقن خطأ بمقدار 1 بت في الموقع 0 من LSRAM.
7. انقر فوق "كتابة الكتلة" لتتمكن من كتابة البيانات المعدلة في الموقع المقصود.
8. انتقل إلى واجهة المستخدم الرسومية EDAC وأدخل حقل العنوان في قسم قراءة ذاكرة LSRAM وانقر فوق قراءة، كما هو موضح في الشكل التالي.
9. لاحظ حقلي 1 Bit Error Count وRead Data في واجهة المستخدم الرسومية. تزداد قيمة 1 Bit Error Count بمقدار XNUMX.
   يعرض حقل قراءة البيانات البيانات الصحيحة أثناء قيام EDAC بتصحيح بت الخطأ.

ملحوظة: إذا لم يتم تمكين تنظيف الذاكرة، فسيتم زيادة عدد الأخطاء لكل قراءة من نفس عنوان LSRAM لأنه يتسبب في خطأ 1 بت.

حقن خطأ البت المزدوج واكتشافه

1. قم بتنفيذ الخطوات من 1 إلى 5 كما هو موضح في حقن الخطأ الفردي وتصحيحه، الصفحة 10.
2. حقن خطأ مكون من 2 بت في بيانات مكونة من 8 بت في أي موقع من LSRAM حتى عمق 256، كما هو موضح في الشكل التالي حيث يتم حقن الخطأ المكون من 2 بت في الموقع 'A' من LSRAM.
3. انقر فوق "كتابة الكتلة" لكتابة البيانات المعدلة في الموقع المقصود.
4. انتقل إلى واجهة المستخدم الرسومية EDAC وأدخل حقل العنوان في قسم قراءة ذاكرة LSRAM وانقر فوق قراءة، كما هو موضح في الشكل التالي.
5. لاحظ حقلي 2-bit Error Count وRead Data في واجهة المستخدم الرسومية. تزداد قيمة 1-bit Error Count بمقدار XNUMX.
   يعرض حقل قراءة البيانات البيانات التالفة.

يتم تسجيل جميع الإجراءات التي يتم تنفيذها في RTG4 في قسم Serial Console في واجهة المستخدم الرسومية.

خاتمة
يسلط هذا العرض التوضيحي الضوء على قدرات EDAC لذاكرة RTG4 LSRAM. يتم تقديم الخطأ 1 بت أو الخطأ 2 بت من خلال واجهة المستخدم الرسومية SmartDebug. تتم ملاحظة تصحيح الخطأ 1 بت واكتشاف الخطأ 2 بت باستخدام واجهة المستخدم الرسومية EDAC.

برمجة الجهاز باستخدام برنامج FlashPro Express

يصف هذا القسم كيفية برمجة جهاز RTG4 بوظيفة البرمجة file باستخدام برنامج FlashPro Express.

لبرمجة الجهاز ، قم بتنفيذ الخطوات التالية:

1. تأكد من أن إعدادات العبور على اللوحة هي نفسها تلك المدرجة في الجدول 3 من UG0617:
   دليل مستخدم RTG4 Development Kit.
2. اختياريًا ، يمكن تعيين وصلة المرور J32 لتوصيل المسامير 2-3 عند استخدام مبرمج FlashPro4 أو FlashPro5 أو FlashPro6 خارجي بدلاً من إعداد العبور الافتراضي لاستخدام FlashPro5 المضمن.
   ملحوظة: يجب إيقاف تشغيل مفتاح إمداد الطاقة SW6 أثناء إجراء توصيلات العبور.
3. قم بتوصيل كابل إمداد الطاقة بموصل J9 على اللوحة.
4. قم بتشغيل مفتاح إمداد الطاقة SW6.
5. إذا كنت تستخدم FlashPro5 المضمن ، فقم بتوصيل كبل USB بالموصل J47 والكمبيوتر المضيف.
   بدلاً من ذلك ، إذا كنت تستخدم مبرمجًا خارجيًا ، فقم بتوصيل كابل الشريط بـ J.TAG رأس J22 وتوصيل المبرمج بجهاز الكمبيوتر المضيف.
6. على الكمبيوتر المضيف ، قم بتشغيل برنامج FlashPro Express.
7. انقر فوق New أو حدد New Job Project من FlashPro Express Job من قائمة Project لإنشاء مشروع عمل جديد ، كما هو موضح في الشكل التالي.
8. أدخل ما يلي في مربع الحوار New Job Project من FlashPro Express Job:
   • وظيفة البرمجة file: انقر فوق "استعراض" ، وانتقل إلى الموقع الذي توجد فيه الوظيفة file يقع وحدد ملف file.الموقع الافتراضي هو: \rtg4_dg0703_df\وظيفة البرمجة
   • موقع مشروع مهمة FlashPro Express: انقر فوق "استعراض" وانتقل إلى موقع مشروع FlashPro Express المطلوب.
9. انقر فوق موافق. البرمجة المطلوبة file تم تحديده وجاهزًا للبرمجة في الجهاز.
10. ستظهر نافذة FlashPro Express، تأكد من ظهور رقم المبرمج في حقل المبرمج. إذا لم يظهر، فتأكد من توصيلات اللوحة وانقر فوق تحديث/إعادة مسح المبرمجين.
11. انقر فوق تشغيل. عند برمجة الجهاز بنجاح ، يتم عرض حالة RUN PASSED كما هو موضح في الشكل التالي.
12. أغلق برنامج FlashPro Express أو انقر فوق "إنهاء" في علامة التبويب "المشروع".

تشغيل البرنامج النصي TCL

يتم توفير نصوص TCL في التصميم fileمجلد s ضمن الدليل TCL_Scripts. إذا لزم الأمر، قم بتعديل التصميم
يمكن إعادة إنتاج التدفق من تنفيذ التصميم حتى إنشاء الوظيفة file.

لتشغيل TCL ، اتبع الخطوات أدناه:

1. قم بتشغيل برنامج Libero
2. حدد مشروع> تنفيذ البرنامج النصي….
3. انقر فوق استعراض وحدد script.tcl من دليل TCL_Scripts الذي تم تنزيله.
4. انقر فوق تشغيل.

بعد التنفيذ الناجح لبرنامج TCL النصي ، يتم إنشاء مشروع Libero داخل دليل TCL_Scripts.
لمزيد من المعلومات حول نصوص TCL، راجع rtg4_dg0703_df/TCL_Scripts/readme.txt.
راجع دليل مرجع أوامر TCL الخاص بـ Libero® SoC للحصول على مزيد من التفاصيل حول أوامر TCL. اتصل بالدعم الفني لأي استفسارات واجهتها عند تشغيل البرنامج النصي TCL.

لا تقدم Microsemi أي ضمان أو إقرار أو ضمان فيما يتعلق بالمعلومات الواردة هنا أو ملاءمة منتجاتها وخدماتها لأي غرض معين ، ولا تتحمل Microsemi أي مسؤولية من أي نوع تنشأ عن تطبيق أو استخدام أي منتج أو دائرة. تخضع المنتجات المباعة أدناه وأي منتجات أخرى تبيعها Microsemi لاختبارات محدودة ولا ينبغي استخدامها مع المعدات أو التطبيقات ذات المهام الحرجة. يُعتقد أن أي مواصفات أداء موثوقة ولكن لم يتم التحقق منها ، ويجب على المشتري إجراء وإكمال جميع اختبارات الأداء وغيرها من الاختبارات للمنتجات ، بمفردها أو جنبًا إلى جنب مع أو مثبتة في أي منتجات نهائية. يجب ألا يعتمد المشتري على أي بيانات أو مواصفات أداء أو معلمات مقدمة من Microsemi. يتحمل المشتري مسؤولية تحديد مدى ملاءمة أي منتجات بشكل مستقل واختبارها والتحقق منها. يتم توفير المعلومات المقدمة من Microsemi أدناه "كما هي وأين هي" ومع جميع الأخطاء ، والمخاطر الكاملة المرتبطة بهذه المعلومات تقع بالكامل على عاتق المشتري. لا تمنح Microsemi ، بشكل صريح أو ضمني ، لأي طرف أي حقوق براءة اختراع أو تراخيص أو أي حقوق ملكية فكرية أخرى ، سواء فيما يتعلق بهذه المعلومات نفسها أو أي شيء موصوف في هذه المعلومات. المعلومات الواردة في هذا المستند مملوكة لشركة Microsemi ، وتحتفظ Microsemi بالحق في إجراء أي تغييرات على المعلومات الواردة في هذا المستند أو على أي منتجات وخدمات في أي وقت دون إشعار.

نبذة عن شركة Microsemi تقدم شركة Microsemi، وهي شركة تابعة مملوكة بالكامل لشركة Microchip Technology Inc. (المدرجة في بورصة ناسداك تحت الرمز MCHP)، مجموعة شاملة من حلول أشباه الموصلات والأنظمة لقطاعات الطيران والدفاع والاتصالات ومراكز البيانات والأسواق الصناعية. وتشمل المنتجات الدوائر المتكاملة التناظرية عالية الأداء والمعززة ضد الإشعاع، ووحدات FPGA، وأنظمة SoC، ووحدات ASIC؛ ومنتجات إدارة الطاقة؛ وأجهزة التوقيت والمزامنة وحلول التوقيت الدقيقة، التي تضع معيارًا عالميًا للوقت؛ وأجهزة معالجة الصوت؛ وحلول الترددات اللاسلكية؛ والمكونات المنفصلة؛ وحلول التخزين والاتصالات للمؤسسات، وتقنيات الأمان، والحلول المضادة للاختراق القابلة للتطوير.ampمنتجات إيه ؛ حلول إيثرنت دوائر متكاملة للطاقة عبر إيثرنت و midspans ؛ بالإضافة إلى إمكانات وخدمات التصميم المخصصة. تعلم اكثر من خلال www.microsemi.com.

مقر Microsemi
مشروع واحد ، أليسو فيجو ،
CA 92656 الولايات المتحدة الأمريكية
داخل الولايات المتحدة الأمريكية: +1 800-713-4113
خارج الولايات المتحدة الأمريكية: +1 949-380-6100
المبيعات: +1 949-380-6136
الفاكس: +1 949-215-4996
البريد الإلكتروني: المبيعات.support@microsemi.com
www.microsemi.com

© 2021 Microsemi ، شركة فرعية مملوكة بالكامل لشركة Microchip Technology Inc. جميع الحقوق محفوظة. Microsemi وشعار Microsemi هما علامتان تجاريتان مسجلتان لشركة Microsemi Corporation. جميع العلامات التجارية وعلامات الخدمة الأخرى مملوكة لأصحابها المعنيين.

Microsemi Proprietary DG0703 Revision 4.0 تحديث

المستندات / الموارد

اكتشاف الأخطاء وتصحيحها باستخدام MICROCHIP في ذاكرة RTG4 LSRAM [بي دي اف] دليل المستخدم DG0703 عرض توضيحي، اكتشاف الأخطاء وتصحيحها في ذاكرة RTG4 LSRAM، اكتشاف الأخطاء وتصحيحها في ذاكرة RTG4 LSRAM، ذاكرة RTG4 LSRAM، ذاكرة LSRAM

مراجع

• دليل المستخدم