Виявлення та виправлення помилок MICROCHIP у пам'яті RTG4 LSRAM

Історія версій

Історія переглядів описує зміни, внесені в документ. Зміни перераховані за версіями, починаючи з останньої публікації.

Редакція 4.0
Нижче наведено підсумок змін, внесених у цій редакції.

• Оновлено документ для Libero SoC v2021.2.
• Додано Додаток 1: Програмування пристрою за допомогою FlashPro Express, сторінка 14.
• Додано Додаток 2: Запуск сценарію TCL, сторінка 16.
• Видалено посилання на номери версій Libero.

Редакція 3.0
Оновлено документ для випуску програмного забезпечення Libero v11.9 SP1.

Редакція 2.0
Оновлено документ для випуску програмного забезпечення Libero v11.8 SP2.

Редакція 1.0
Перша публікація цього документа.

Виявлення та виправлення помилок у пам’яті RTG4 LSRAM

Цей еталонний дизайн описує можливості виявлення та виправлення помилок (EDAC) RTG4™ FPGA LSRAM. У сприйнятливому до одноразової події (SEU) середовищі RAM схильна до тимчасових помилок, спричинених важкими іонами. Ці помилки можна виявити та виправити за допомогою кодів виправлення помилок (ECC). Блоки RAM RTG4 FPGA мають вбудовані контролери EDAC для генерації кодів корекції помилок для виправлення 1-бітної помилки або виявлення 2-бітної помилки.

Якщо виявлено 1-бітну помилку, контролер EDAC виправляє біт помилки та встановлює прапор виправлення помилки (SB_CORRECT) на активний високий рівень. Якщо виявлено 2-бітову помилку, контролер EDAC встановлює прапор виявлення помилки (DB_DETECT) на активний високий рівень.
Для отримання додаткової інформації про функціональність RTG4 LSRAM EDAC зверніться до UG0574: RTG4 FPGA Fabric

Посібник користувача.
У цьому еталонному дизайні 1-бітна помилка або 2-бітна помилка вводиться через графічний інтерфейс SmartDebug. EDAC спостерігається за допомогою графічного інтерфейсу користувача (GUI), використовуючи інтерфейс UART для доступу до LSRAM для читання/запису даних, Libero® System-on-Chip (SoC) SmartDebug (JTAG) використовується для введення помилок у пам’ять LSRAM.

Вимоги до дизайну
У таблиці 1 наведено вимоги до еталонного дизайну для запуску демонстраційної версії RTG4 LSRAM EDAC.

Таблиця 1 • Вимоги до проектування

програмне забезпечення

• Libero SoC
• FlashPro Express
• SmartDebug
• Драйвери хост-комп'ютера Драйвери USB до UART

Примітка: Libero SmartDesign і знімки екрана конфігурації, показані в цьому посібнику, наведені лише для ілюстрації.
Відкрийте дизайн Libero, щоб побачити останні оновлення.

передумови
Перш ніж почати:
Завантажте та встановіть Libero SoC (як зазначено в webсайт для цього дизайну) на головному ПК з такого розташування: https://www.microsemi.com/product-directory/design-resources/1750-libero-soc

Демонстраційний дизайн
Завантажте демонстраційний дизайн files від Microsemi webсайт за адресою: http://soc.microsemi.com/download/rsc/?f=rtg4_dg0703_df

Демонстраційний дизайн fileвключають:

• Проект Libero SoC
• Інсталятор графічного інтерфейсу
• Програмування files
• Readme.txt file
• TCL_Scripts

Програма графічного інтерфейсу користувача на головному ПК видає команди пристрою RTG4 через інтерфейс USB-UART. Цей інтерфейс UART розроблено з використанням CoreUART, який є логікою IP з каталогу IP Libero SoC. CoreUART IP у структурі RTG4 отримує команди та передає їх на логіку декодера команд. Логіка декодера команд декодує команду читання або запису, яка виконується за допомогою логіки інтерфейсу пам'яті.

Блок інтерфейсу пам'яті використовується для читання/запису та моніторингу прапорів помилок LSRAM. Вбудований EDAC виправляє 1-бітну помилку під час читання з LSRAM і надає виправлені дані в інтерфейс користувача, але не записує виправлені дані назад до LSRAM. Вбудований LSRAM EDAC не реалізує функцію очищення. Демонстраційний дизайн реалізує логіку очищення, яка відстежує 1-бітний прапор корекції та оновлює LSRAM виправленими даними, якщо виникає однобітова помилка.
Графічний інтерфейс SmartDebug використовується для введення 1- або 2-бітної помилки в дані LSRAM.
На рисунку 1 показана блок-схема верхнього рівня демонстраційного дизайну RTG4 LSRAM EDAC.

Рисунок 1 • Блок-схема верхнього рівня

Нижче наведено демонстраційні конфігурації дизайну:

1. LSRAM налаштовано на режим ×18, а EDAC увімкнено шляхом підключення сигналу ECC_EN LSRAM до високого рівня.
   Примітка: LSRAM EDAC підтримується лише для режимів ×18 і ×36.
2. IP-адреса CoreUART налаштована на зв’язок із програмою головного ПК на швидкості 115200 бод.
3. RTG4FCCCECALIB_C0 налаштований на частоту CoreUART та іншої логіки структури на 80 МГц.

особливості
Нижче наведено особливості демонстраційного дизайну:

• Читання та запис до LSRAM
• Ввести 1-бітну та 2-бітну помилку за допомогою SmartDebug
• Відображення 1-бітних і 2-бітових значень кількості помилок
• Забезпечення очищення значень кількості помилок
• Увімкніть або вимкніть логіку очищення пам'яті

опис
Цей демонстраційний дизайн передбачає виконання наступних завдань:

• Ініціалізація та доступ до LSRAM
  Логіка інтерфейсу пам’яті, реалізована в логіці структури, отримує команду ініціалізації від GUI та ініціалізує перші 256 місць пам’яті LSRAM з додатковими даними. Він також виконує операції читання та запису до 256 ділянок пам’яті LSRAM, отримуючи адресу та дані з GUI. Для операції читання проект отримує дані з LSRAM і надає їх графічному інтерфейсу користувача для відображення. Перед використанням SmartDebug очікується, що дизайн не спричинить помилок.

Примітка: Неініціалізовані місця пам’яті можуть мати випадкові значення, і SmartDebug може показувати одно- або двобітні помилки в цих місцях.

• Введення 1-бітних або 2-бітових помилок
  Графічний інтерфейс SmartDebug використовується для введення 1- або 2-бітових помилок у вказане розташування пам’яті LSRAM. Наступні операції виконуються за допомогою SmartDebug для введення 1-бітних і 2-бітових помилок у LSRAM:
  • Відкрийте графічний інтерфейс SmartDebug, натисніть Debug FPGA Array.
  • Перейдіть на вкладку «Блоки пам’яті», виберіть екземпляр пам’яті та клацніть правою кнопкою миші «Додати».
  • Щоб прочитати блок пам’яті, натисніть «Читати блок».
  • Ввести одно- або двобітну помилку в будь-яке місце LSRAM певної глибини.
  • Щоб записати в змінене розташування, натисніть «Записати блок».
    Під час операції читання та запису LSRAM через SmartDebug (JTAG) інтерфейс, контролер EDAC пропускається і не обчислює біти ECC для операції запису на кроці e.
• Підрахунок помилок
  8-бітні лічильники використовуються для підрахунку помилок і розроблені в логіці структури для підрахунку 1-бітних або 2-бітових помилок. Логіка декодера команд надає графічному інтерфейсу користувача значення підрахунку під час отримання команд від графічного інтерфейсу користувача.

Структура синхронізації
У цьому демонстраційному дизайні є один домен синхронізації. Внутрішній генератор 50 МГц керує RTG4FCCC, який далі керує RTG4FCCCECALIB_C0. RTG4FCCCECALIB_C0 генерує тактовий сигнал 80 МГц, який забезпечує джерело тактового сигналу для модулів COREUART, cmd_decoder, TPSRAM_ECC і RAM_RW.
На наступному малюнку показано структуру синхронізації демонстраційного дизайну.

Рисунок 2 • Структура синхронізації

Скинути структуру
У цьому демонстраційному дизайні сигнал скидання до модулів COREUART, cmd_decoder і RAM_RW подається через порт LOCK RTG4FCCCECALIB_C0. На наступному малюнку показано структуру скидання демонстраційного дизайну.

Рисунок 3 • Скинути структуру

Налаштування демонстраційного дизайну
У наступних розділах описано, як налаштувати RTG4 Development Kit і GUI для запуску демонстраційного дизайну.

Налаштування перемичок

1. З’єднайте перемички на RTG4 Development Kit, як показано в таблиці 2.
   Таблиця 2 • Налаштування перемичок

   Джемпер	Закріпити (від)	Закріпити (до)	Коментарі
   J11, J17, J19, J21, J23, J26, J27, J28	1	2	За замовчуванням
   J16	2	3	За замовчуванням
   J32	1	2	За замовчуванням
   J33	1	3	За замовчуванням
   	2	4

   Примітка: Вимкніть перемикач джерела живлення SW6 під час підключення перемичок.

2. Під’єднайте USB-кабель (міні-USB до USB-кабелю типу A) до J47 комплекту розробки RTG4, а інший кінець кабелю — до USB-порту головного ПК.
3. Переконайтеся, що драйвери мосту USB до UART автоматично визначені. Це можна перевірити в диспетчері пристроїв головного ПК.
   На малюнку 4 показано властивості послідовного порту USB 2.0 і підключений COM31 і послідовний перетворювач USB C.

Рисунок 4 • Драйвери мосту USB до UART

Примітка: Якщо драйвери моста USB-UART не інстальовано, завантажте та інсталюйте драйвери з www.microsemi.com//documents/CDM_2.08.24_WHQL_Certified.zip

На малюнку 5 показано налаштування плати для запуску демонстрації EDAC на RTG4 Development Kit.

Програмування демонстраційного дизайну

1. Запустіть програмне забезпечення Libero SOC.
2. Щоб запрограмувати RTG4 Development Kit із завданням file надається як частина дизайну fileз використанням програмного забезпечення FlashPro Express див. Додаток 1: Програмування пристрою за допомогою FlashPro Express, сторінка 14.
   Примітка: Після того, як програмування виконано з роботою file за допомогою програмного забезпечення FlashPro Express перейдіть до EDAC Demo GUI, сторінка 9. В іншому випадку перейдіть до наступного кроку.
3. У процесі проектування Libero натисніть дію «Запустити програму».
4. Після завершення програмування зелена галочка з’являється навпроти дії «Виконати програму», що вказує на успішне програмування демонстраційного дизайну.

EDAC Demo GUI
Демонстрація EDAC забезпечена зручним графічним інтерфейсом користувача, як показано на малюнку 7, який працює на головному ПК, який взаємодіє з комплектом розробки RTG4. UART використовується як основний протокол зв’язку між головним ПК і RTG4 Development Kit.

Графічний інтерфейс містить такі розділи:

1. Вибір COM-порту для встановлення підключення UART до RTG4 FPGA зі швидкістю 115200 бод.
2. Запис пам'яті LSRAM: для запису 8-бітних даних на вказану адресу пам'яті LSRAM.
3. Очищення пам’яті: щоб увімкнути або вимкнути логіку очищення.
4. Читання пам'яті LSRAM: для читання 8-бітних даних із зазначеної адреси пам'яті LSRAM.
5. Підрахунок помилок: відображає кількість помилок і надає можливість скинути значення лічильника до нуля.
6. 1-бітний підрахунок помилок: відображає 1-бітний підрахунок помилок і надає можливість скинути значення лічильника до нуля.
7. 2-бітний підрахунок помилок: відображає 2-бітовий підрахунок помилок і надає можливість скинути значення лічильника до нуля.
8. Дані журналу: надає інформацію про стан кожної операції, виконаної за допомогою графічного інтерфейсу користувача.

Запуск демонстрації
Нижче описано, як запустити демонстрацію.

1. Йти до \v1.2.2\v1.2.2\Exe та двічі клацніть EDAC_GUI.exe, як показано на малюнку 8.
2. Виберіть порт COM31 зі списку та натисніть Підключитися.

Введення та виправлення помилок одного біта

1. У наданому дизайні Libero двічі клацніть дизайн SmartDebug у процесі проектування.
2. У графічному інтерфейсі SmartDebug натисніть Debug FPGA Array.
3. У вікні Debug FPGA Array перейдіть на вкладку Memory Blocks. Він покаже блок LSRAM у дизайні з логічним і фізичним view. Логічні блоки відображаються піктограмою L, а фізичні блоки – піктограмою P.
4. Виберіть екземпляр фізичного блоку та клацніть правою кнопкою миші Додати.
5. Щоб прочитати блок пам’яті, натисніть «Читати блок».
6. Введіть 1 біт помилки у 8-бітні дані в будь-якому місці LSRAM до глибини 256, як показано на наступному малюнку, де 1 біт помилки вводиться в 0-е розташування LSRAM.
7. Натисніть «Записати блок», щоб записати змінені дані в потрібне місце.
8. Перейдіть до графічного інтерфейсу користувача EDAC і введіть поле Address у розділі LSRAM Memory Read і натисніть Read, як показано на малюнку нижче.
9. Зверніть увагу на поля 1 Bit Error Count і Read Data у графічному інтерфейсі. Значення кількості помилок збільшується на 1.
   У полі Read Data відображаються правильні дані, оскільки EDAC виправляє біт помилки.

Примітка: Якщо очищення пам’яті не ввімкнено, кількість помилок збільшується для кожного читання з тієї самої адреси LSRAM, оскільки це викликає 1-бітну помилку.

Ін'єкція подвійної помилки біта та виявлення

1. Виконайте кроки з 1 по 5, як зазначено в розділі «Інжекція та виправлення однобітових помилок», сторінка 10.
2. Введення 2-бітної помилки у 8-бітні дані в будь-якому місці LSRAM до глибини 256, як показано на наступному малюнку, де 2-бітова помилка вводиться в розташування «A» LSRAM.
3. Натисніть «Записати блок», щоб записати змінені дані в потрібне місце.
4. Перейдіть до графічного інтерфейсу користувача EDAC і введіть поле Address у розділі LSRAM Memory Read і натисніть Read, як показано на малюнку нижче.
5. Зверніть увагу на поля 2-bit Error Count і Read Data у GUI. Значення кількості помилок збільшується на 1.
   У полі Read Data відображаються пошкоджені дані.

Усі дії, які виконуються в RTG4, реєструються в розділі Serial Console GUI.

Висновок
Ця демонстрація підкреслює можливості EDAC пам’яті RTG4 LSRAM. 1-бітна помилка або 2-бітна помилка вводяться через графічний інтерфейс SmartDebug. 1-бітове виправлення помилок і 2-бітове виявлення помилок спостерігаються за допомогою графічного інтерфейсу користувача EDAC.

Програмування пристрою за допомогою FlashPro Express

У цьому розділі описано, як запрограмувати пристрій RTG4 за допомогою завдання програмування file за допомогою FlashPro Express.

Щоб запрограмувати пристрій, виконайте наступні дії:

1. Переконайтеся, що налаштування перемичок на платі збігаються з наведеними в таблиці 3 UG0617:
   RTG4 Development Kit Посібник користувача.
2. За бажанням можна встановити перемичку J32 для з’єднання контактів 2-3 під час використання зовнішнього програматора FlashPro4, FlashPro5 або FlashPro6 замість налаштування перемички за замовчуванням для використання вбудованого FlashPro5.
   Примітка: Під час з’єднання перемичок перемикач джерела живлення SW6 має бути вимкнено.
3. Підключіть кабель живлення до роз’єму J9 на платі.
4. Увімкніть перемикач джерела живлення SW6.
5. Якщо використовується вбудований FlashPro5, підключіть USB-кабель до роз’єму J47 і головного ПК.
   Крім того, якщо використовується зовнішній програматор, підключіть стрічковий кабель до JTAG заголовок J22 і підключіть програматор до головного ПК.
6. На головному ПК запустіть програмне забезпечення FlashPro Express.
7. Натисніть «Створити» або виберіть «Новий проект завдання» з FlashPro Express Job у меню «Проект», щоб створити новий проект завдання, як показано на малюнку нижче.
8. Введіть наступне в діалоговому вікні New Job Project з FlashPro Express Job:
   • Робота з програмування file: клацніть «Огляд» і перейдіть до місця розташування .job file знаходиться та виберіть file. Розташування за умовчанням: \rtg4_dg0703_df\Programming_Job
   • Розташування проекту завдання FlashPro Express: натисніть «Огляд» і перейдіть до потрібного розташування проекту FlashPro Express.
9. Натисніть OK. Необхідне програмування file вибрано та готове до програмування в пристрої.
10. З’явиться вікно FlashPro Express, переконайтеся, що номер програматора з’являється в полі Programmer. Якщо цього не сталося, підтвердьте з’єднання плати та клацніть «Оновити/Повторне сканування програмістів».
11. Натисніть RUN. Коли пристрій успішно запрограмовано, відображається статус RUN PASSED, як показано на малюнку нижче.
12. Закрийте FlashPro Express або натисніть «Вийти» на вкладці «Проект».

Запуск сценарію TCL

Скрипти TCL передбачені в дизайні files у каталозі TCL_Scripts. При необхідності дизайн
потік може бути відтворений від впровадження проекту до створення завдання file.

Щоб запустити TCL, виконайте наведені нижче дії.

1. Запустіть програмне забезпечення Libero
2. Виберіть «Проект» > «Виконати сценарій…».
3. Натисніть «Огляд» і виберіть script.tcl із завантаженого каталогу TCL_Scripts.
4. Натисніть Виконати.

Після успішного виконання сценарію TCL проект Libero створюється в каталозі TCL_Scripts.
Для отримання додаткової інформації про сценарії TCL зверніться до rtg4_dg0703_df/TCL_Scripts/readme.txt.
Додаткову інформацію про команди TCL див. у Довідковому посібнику з команд Libero® SoC TCL. Зверніться до служби технічної підтримки щодо будь-яких запитів, які виникають під час виконання сценарію TCL.

Microsemi не дає жодних гарантій, заяв або гарантій щодо інформації, що міститься в цьому документі, або придатності її продуктів і послуг для будь-якої конкретної мети, а також не бере на себе жодної відповідальності, що випливає із застосування або використання будь-якого продукту чи схеми. Продукти, що продаються за цією Угодою, та будь-які інші продукти, що продаються Microsemi, пройшли обмежене тестування і не повинні використовуватися разом із критично важливим обладнанням або програмами. Будь-які технічні характеристики вважаються надійними, але не перевірені, і Покупець повинен провести та завершити всі випробування продуктивності та інші випробування продуктів окремо та разом із будь-якими кінцевими продуктами чи встановленими в них. Покупець не повинен покладатися на будь-які дані та характеристики або параметри, надані Microsemi. Покупець зобов’язаний самостійно визначати придатність будь-яких продуктів, а також тестувати та перевіряти це. Інформація, надана Microsemi за цією Угодою, надається «як є, де є» та з усіма недоліками, і весь ризик, пов’язаний з такою інформацією, повністю несе Покупець. Microsemi не надає, явно чи неявно, жодній стороні будь-які патентні права, ліцензії чи будь-які інші права інтелектуальної власності, що стосується самої такої інформації чи будь-чого, що описується такою інформацією. Інформація, представлена ​​в цьому документі, є власністю Microsemi, і Microsemi залишає за собою право вносити будь-які зміни в інформацію в цьому документі або в будь-які продукти та послуги в будь-який час без попередження.

Про Microsemi Microsemi, дочірня компанія Microchip Technology Inc. (Nasdaq: MCHP), пропонує широкий асортимент напівпровідникових і системних рішень для аерокосмічної та оборонної промисловості, комунікацій, центрів обробки даних і промислових ринків. Продукти включають високоефективні та радіаційно захищені аналогові інтегральні схеми зі змішаними сигналами, FPGA, SoC та ASIC; продукти керування живленням; пристрої хронометражу та синхронізації та рішення точного часу, що встановлює світовий стандарт часу; пристрої обробки голосу; радіочастотні рішення; дискретні компоненти; корпоративні рішення для зберігання та зв’язку, технології безпеки та масштабована анти-тampер продукти; рішення Ethernet; Інтегральні мікросхеми Power-over-Ethernet та середні діапазони; а також можливості та послуги індивідуального дизайну. Дізнайтеся більше на www.microsemi.com.

Штаб Microsemi
One Enterprise, Алісо В'єхо,
CA 92656 США
У межах США: +1 800-713-4113
За межами США: +1 949-380-6100
Продажі: +1 949-380-6136
Факс: +1 949-215-4996
Електронна пошта: продажі.support@microsemi.com
www.microsemi.com

© Microsemi, 2021, дочірня компанія Microchip Technology Inc. Усі права захищено. Microsemi та логотип Microsemi є зареєстрованими торговими марками Microsemi Corporation. Усі інші торгові марки та знаки обслуговування є власністю відповідних власників.

Власність Microsemi DG0703, версія 4.0

Документи / Ресурси

Виявлення та виправлення помилок MICROCHIP у пам'яті RTG4 LSRAM [pdfПосібник користувача Демонстрація DG0703, виявлення та виправлення помилок у пам’яті RTG4 LSRAM, виявлення та виправлення в пам’яті RTG4 LSRAM, пам’яті RTG4 LSRAM, пам’яті LSRAM

Список літератури

• Посібник користувача