Détection et correction des erreurs MICROCHIP sur la mémoire RTG4 LSRAM

Historique des révisions

L'historique des révisions décrit les modifications apportées au document. Les modifications sont répertoriées par révision, en commençant par la publication la plus récente.

Révision 4.0
Voici un résumé des modifications apportées à cette révision.

• Mise à jour du document pour Libero SoC v2021.2.
• Ajout de l'Annexe 1 : Programmation de l'appareil à l'aide de FlashPro Express, page 14.
• Ajout de l'Annexe 2 : Exécution du script TCL, page 16.
• Suppression des références aux numéros de version de Libero.

Révision 3.0
Mise à jour du document pour la version du logiciel Libero v11.9 SP1.

Révision 2.0
Mise à jour du document pour la version du logiciel Libero v11.8 SP2.

Révision 1.0
La première publication de ce document.

Détection et correction d'erreurs sur la mémoire RTG4 LSRAM

Cette conception de référence décrit les capacités de détection et de correction d'erreurs (EDAC) des LSRAM FPGA RTG4™. Dans un environnement susceptible d'être perturbé par un événement unique (SEU), la RAM est sujette à des erreurs transitoires causées par des ions lourds. Ces erreurs peuvent être détectées et corrigées en utilisant des codes de correction d'erreurs (ECC). Les blocs de RAM RTG4 FPGA ont des contrôleurs EDAC intégrés pour générer les codes de correction d'erreur pour corriger une erreur de 1 bit ou détecter une erreur de 2 bits.

Si une erreur de 1 bit est détectée, le contrôleur EDAC corrige le bit d'erreur et place l'indicateur de correction d'erreur (SB_CORRECT) sur actif haut. Si une erreur de 2 bits est détectée, le contrôleur EDAC place le drapeau de détection d'erreur (DB_DETECT) sur actif haut.
Pour plus d'informations sur la fonctionnalité RTG4 LSRAM EDAC, reportez-vous à UG0574 : RTG4 FPGA Fabric

Guide de l'utilisateur.
Dans cette conception de référence, l'erreur 1 bit ou l'erreur 2 bits est introduite via l'interface graphique SmartDebug. EDAC est observé à l'aide d'une interface utilisateur graphique (GUI), utilisant l'interface UART pour accéder à la LSRAM pour les lectures/écritures de données, Libero® System-on-Chip (SoC) SmartDebug (JTAG) est utilisé pour injecter les erreurs dans la mémoire LSRAM.

Exigences de conception
Le tableau 1 répertorie les exigences de conception de référence pour l'exécution de la démo RTG4 LSRAM EDAC.

Tableau 1 • Exigences de conception

Logiciel

• SoC Libéro
• FlashPro Express
• Débogage intelligent
• Pilotes du PC hôte Pilotes USB vers UART

Note: Libero SmartDesign et les captures d'écran de configuration présentées dans ce guide sont uniquement à des fins d'illustration.
Ouvrez le design Libero pour voir les dernières mises à jour.

Prérequis
Avant de commencer :
Téléchargez et installez Libero SoC (comme indiqué dans le website pour cette conception) sur le PC hôte à partir de l'emplacement suivant : https://www.microsemi.com/product-directory/design-resources/1750-libero-soc

Conception de démonstration
Télécharger la conception de démonstration files du Microsemi website à: http://soc.microsemi.com/download/rsc/?f=rtg4_dg0703_df

La conception de démonstration files incluent :

• Projet Libero SoC
• Installateur GUI
• Programmation files
• Lisez-moi.txt file
• TCL_Scripts

L'application GUI sur le PC hôte envoie des commandes au périphérique RTG4 via l'interface USB-UART. Cette interface UART est conçue avec CoreUART, qui est une IP logique du catalogue Libero SoC IP. L'IP CoreUART dans la structure RTG4 reçoit les commandes et les transmet à la logique du décodeur de commande. La logique de décodeur de commande décode la commande de lecture ou d'écriture, qui est exécutée à l'aide de la logique d'interface mémoire.

Le bloc d'interface mémoire est utilisé pour lire/écrire et surveiller les indicateurs d'erreur LSRAM. L'EDAC intégré corrige l'erreur de 1 bit lors de la lecture à partir de la LSRAM et fournit des données corrigées à l'interface utilisateur mais n'écrit pas les données corrigées dans la LSRAM. Le LSRAM EDAC intégré n'implémente pas de fonction de nettoyage. La conception de démonstration implémente une logique de nettoyage, qui surveille l'indicateur de correction 1 bit et met à jour la LSRAM avec les données corrigées si une erreur sur un seul bit se produit.
L'interface graphique SmartDebug est utilisée pour injecter une erreur 1 bit ou 2 bits dans les données LSRAM.
La figure 1 montre le schéma fonctionnel de niveau supérieur de la conception de démonstration RTG4 LSRAM EDAC.

Figure 1 • Schéma fonctionnel de niveau supérieur

Voici les configurations de conception de démonstration :

1. La LSRAM est configurée pour le mode ×18 et l'EDAC est activé en connectant le signal ECC_EN des LSRAM au niveau haut.
   Note: Le LSRAM EDAC est pris en charge uniquement pour les modes ×18 et ×36.
2. L'IP CoreUART est configuré pour communiquer avec l'application PC hôte à un débit de 115200 XNUMX bauds.
3. Le RTG4FCCCECALIB_C0 est configuré pour cadencer le CoreUART et d'autres logiques de matrice à 80 MHz.

Caractéristiques
Voici les fonctionnalités de conception de démonstration :

• Lire et écrire sur LSRAM
• Injecter une erreur 1 bit et 2 bits à l'aide de SmartDebug
• Afficher les valeurs de comptage d'erreurs 1 bit et 2 bits
• Disposition pour effacer les valeurs du nombre d'erreurs
• Activer ou désactiver la logique de nettoyage de la mémoire

Description
Cette conception de démonstration implique la mise en œuvre des tâches suivantes :

• Initialisation et accès à LSRAM
  La logique d'interface mémoire implémentée dans la logique de matrice reçoit la commande d'initialisation de l'interface graphique et initialise les 256 premiers emplacements de mémoire de la LSRAM avec les données incrémentielles. Il effectue également les opérations de lecture et d'écriture dans les 256 emplacements de mémoire de la LSRAM en recevant l'adresse et les données de l'interface graphique. Pour une opération de lecture, la conception récupère les données de LSRAM et les fournit à l'interface graphique pour l'affichage. L'attente est que la conception n'induira pas d'erreurs avant d'utiliser SmartDebug.

Note: Les emplacements de mémoire non initialisés peuvent avoir des valeurs aléatoires et SmartDebug peut afficher des erreurs à un ou deux bits dans ces emplacements.

• Injection d'erreurs 1 bit ou 2 bits
  L'interface graphique SmartDebug est utilisée pour injecter les erreurs 1 bit ou 2 bits dans l'emplacement mémoire spécifié de LSRAM. Les opérations suivantes sont effectuées à l'aide de SmartDebug pour injecter des erreurs 1 bit et 2 bits dans la LSRAM :
  • Ouvrez l'interface graphique SmartDebug, cliquez sur Debug FPGA Array.
  • Accédez à l'onglet Blocs de mémoire, sélectionnez l'instance de mémoire et cliquez avec le bouton droit sur Ajouter.
  • Pour lire le bloc de mémoire, cliquez sur Lire le bloc.
  • Injectez une erreur à un ou deux bits dans n'importe quel emplacement de la LSRAM d'une certaine profondeur.
  • Pour écrire à l'emplacement modifié, cliquez sur Write Block.
    Pendant l'opération de lecture et d'écriture LSRAM via le SmartDebug (JTAG), le contrôleur EDAC est court-circuité et ne calcule pas les bits ECC pour l'opération d'écriture à l'étape e.
• Comptage d'erreurs
  Les compteurs 8 bits sont utilisés pour fournir un nombre d'erreurs et sont conçus dans la logique de matrice pour compter les erreurs 1 bit ou 2 bits. La logique du décodeur de commande fournit les valeurs de comptage à l'interface graphique lorsqu'elle reçoit des commandes de l'interface graphique.

Structure de synchronisation
Dans cette conception de démonstration, il y a un domaine d'horloge. L'oscillateur interne de 50 MHz pilote le RTG4FCCC, qui pilote également le RTG4FCCCECALIB_C0. Le RTG4FCCCECALIB_C0 génère une horloge de 80 MHz qui fournit une source d'horloge aux modules COREUART, cmd_decoder, TPSRAM_ECC et RAM_RW.
La figure suivante montre la structure de synchronisation de la conception de démonstration.

Figure 2 • Structure de synchronisation

Réinitialiser la structure
Dans cette conception de démonstration, le signal de réinitialisation aux modules COREUART, cmd_decoder et RAM_RW est fourni via le port LOCK de RTG4FCCCECALIB_C0. La figure suivante montre la structure de réinitialisation de la conception de démonstration.

Figure 3 • Structure de réinitialisation

Configuration de la conception de démonstration
Les sections suivantes décrivent comment configurer le kit de développement RTG4 et l'interface graphique pour exécuter la conception de démonstration.

Paramètres des cavaliers

1. Connectez les cavaliers sur le kit de développement RTG4, comme indiqué dans le tableau 2.
   Tableau 2 • Paramètres des cavaliers

   Cavalier	Épingle (depuis)	Épingler (à)	Commentaires
   J11, J17, J19, J21, J23, J26, J27, J28	1	2	Défaut
   J16	2	3	Défaut
   J32	1	2	Défaut
   J33	1	3	Défaut
   	2	4

   Note: Éteignez l'interrupteur d'alimentation, SW6, tout en connectant les cavaliers.

2. Connectez le câble USB (câble mini USB vers USB de type A) à J47 du kit de développement RTG4 et l'autre extrémité du câble au port USB du PC hôte.
3. Assurez-vous que les pilotes de pont USB vers UART sont automatiquement détectés. Cela peut être vérifié dans le gestionnaire de périphériques du PC hôte.
   La figure 4 montre les propriétés du port série USB 2.0 et le convertisseur série COM31 et USB connecté C.

Figure 4 • Pilotes de pont USB vers UART

Note: Si les pilotes de pont USB vers UART ne sont pas installés, téléchargez et installez les pilotes depuis www.microsemi.com//documents/CDM_2.08.24_WHQL_Certified.zip

La figure 5 montre la configuration de la carte pour exécuter la démonstration EDAC sur le kit de développement RTG4.

Programmation de la conception de démonstration

1. Lancez le logiciel Libero SOC.
2. Pour programmer le kit de développement RTG4 avec le travail file fourni dans le cadre de la conception files à l'aide du logiciel FlashPro Express, reportez-vous à l'Annexe 1 : Programmation de l'appareil à l'aide de FlashPro Express, page 14.
   Note: Une fois la programmation terminée avec le travail file via le logiciel FlashPro Express, passez à l'interface graphique de démonstration EDAC, page 9. Sinon, passez à l'étape suivante.
3. Dans le flux de conception Libero, cliquez sur l'action Exécuter le programme.
4. Une fois la programmation terminée, une coche verte apparaît devant « Exécuter l'action du programme » indiquant une programmation réussie de la conception de démonstration.

Interface graphique de démonstration EDAC
La démo EDAC est fournie avec une interface graphique conviviale, comme illustré à la figure 7, qui s'exécute sur le PC hôte, qui communique avec le kit de développement RTG4. L'UART est utilisé comme protocole de communication sous-jacent entre le PC hôte et le kit de développement RTG4.

L'interface graphique contient les sections suivantes :

1. Sélection du port COM pour établir la connexion UART au FPGA RTG4 avec un débit de 115200 bauds.
2. LSRAM Memory Write : pour écrire les données 8 bits à l'adresse de mémoire LSRAM spécifiée.
3. Memory Scrubbing : Pour activer ou désactiver la logique de nettoyage.
4. Lecture de la mémoire LSRAM : pour lire les données 8 bits à partir de l'adresse de mémoire LSRAM spécifiée.
5. Nombre d'erreurs : affiche le nombre d'erreurs et fournit une option pour remettre la valeur du compteur à zéro.
6. Compteur d'erreurs 1 bit : affiche le nombre d'erreurs 1 bit et fournit une option pour remettre la valeur du compteur à zéro.
7. Compte d'erreurs 2 bits : affiche le nombre d'erreurs 2 bits et offre une option pour remettre la valeur du compteur à zéro.
8. Données de journal : Fournit les informations d'état pour chaque opération effectuée à l'aide de l'interface graphique.

Lancer la démo
Les étapes suivantes décrivent comment exécuter la démo :

1. Aller à \v1.2.2\v1.2.2\Exe et double-cliquez sur EDAC_GUI.exe comme illustré à la figure 8.
2. Sélectionnez le port COM31 dans la liste et cliquez sur Connecter.

Injection et correction d'erreur sur un seul bit

1. Dans la conception Libero fournie, double-cliquez sur la conception SmartDebug dans le flux de conception.
2. Dans l'interface graphique de SmartDebug, cliquez sur Debug FPGA Array.
3. Dans la fenêtre Debug FPGA Array, accédez à l'onglet Memory Blocks. Il montrera le bloc LSRAM dans la conception avec une logique et physique view. Les blocs logiques sont affichés avec une icône L et les blocs physiques sont affichés avec une icône P.
4. Sélectionnez l'instance de bloc physique et cliquez avec le bouton droit sur Ajouter.
5. Pour lire le bloc de mémoire, cliquez sur Lire le bloc.
6. Injectez une erreur de 1 bit dans les données de 8 bits à n'importe quel emplacement de la LSRAM jusqu'à la profondeur 256, comme illustré dans la figure suivante où une erreur de 1 bit est injectée à l'emplacement 0 de la LSRAM.
7. Cliquez sur Write Block afin d'écrire les données modifiées à l'emplacement prévu.
8. Accédez à l'interface graphique EDAC et entrez le champ Adresse dans la section Lecture de la mémoire LSRAM et cliquez sur Lire, comme illustré dans la figure suivante.
9. Observez les champs 1 Bit Error Count et Read Data dans l'interface graphique. La valeur du nombre d'erreurs augmente de 1.
   Le champ Lire les données affiche les données correctes lorsque l'EDAC corrige le bit d'erreur.

Note: Si le nettoyage de la mémoire n'est pas activé, le nombre d'erreurs est incrémenté pour chaque lecture à partir de la même adresse LSRAM car cela provoque l'erreur de 1 bit.

Injection et détection d'erreur double bit

1. Effectuez les étapes 1 à 5 comme indiqué dans Injection et correction d'erreur sur un seul bit, page 10.
2. Injectez une erreur de 2 bits dans les données de 8 bits à n'importe quel emplacement de la LSRAM jusqu'à la profondeur 256, comme illustré dans la figure suivante où l'erreur de 2 bits est injectée à l'emplacement « A » de la LSRAM.
3. Cliquez sur Write Block pour écrire les données modifiées à l'emplacement prévu.
4. Accédez à l'interface graphique EDAC et entrez le champ Adresse dans la section Lecture de la mémoire LSRAM et cliquez sur Lire, comme illustré dans la figure suivante.
5. Observez les champs Nombre d'erreurs 2 bits et Lire les données dans l'interface graphique. La valeur du nombre d'erreurs augmente de 1.
   Le champ Lire les données affiche les données corrompues.

Toutes les actions effectuées dans RTG4 sont enregistrées dans la section Console série de l'interface graphique.

Conclusion
Cette démo met en évidence les capacités EDAC des mémoires RTG4 LSRAM. L'erreur 1 bit ou l'erreur 2 bits est introduite via l'interface graphique SmartDebug. La correction d'erreur 1 bit et la détection d'erreur 2 bits sont observées à l'aide d'une interface graphique EDAC.

Programmation de l'appareil à l'aide de FlashPro Express

Cette section décrit comment programmer l'appareil RTG4 avec la tâche de programmation file à l'aide de FlashPro Express.

Pour programmer l'appareil, procédez comme suit :

1. Assurez-vous que les paramètres des cavaliers sur la carte sont les mêmes que ceux répertoriés dans le tableau 3 de UG0617 :
   Guide de l'utilisateur du kit de développement RTG4.
2. En option, le cavalier J32 peut être configuré pour connecter les broches 2-3 lors de l'utilisation d'un programmeur FlashPro4, FlashPro5 ou FlashPro6 externe au lieu du paramètre de cavalier par défaut pour utiliser le FlashPro5 intégré.
   Note: L'interrupteur d'alimentation SW6 doit être éteint lors de la connexion des cavaliers.
3. Connectez le câble d'alimentation au connecteur J9 de la carte.
4. Allumez l'interrupteur d'alimentation SW6.
5. Si vous utilisez le FlashPro5 intégré, connectez le câble USB au connecteur J47 et au PC hôte.
   Alternativement, si vous utilisez un programmateur externe, connectez le câble ruban au connecteur JTAG l'en-tête J22 et connectez le programmateur au PC hôte.
6. Sur le PC hôte, lancez le logiciel FlashPro Express.
7. Cliquez sur Nouveau ou sélectionnez Nouveau projet de tâche dans la tâche FlashPro Express du menu Projet pour créer un nouveau projet de tâche, comme illustré dans la figure suivante.
8. Entrez ce qui suit dans la boîte de dialogue Nouveau projet de tâche à partir de la tâche FlashPro Express :
   • Travail de programmation file: Cliquez sur Parcourir et naviguez jusqu'à l'emplacement où le .job file se trouve et sélectionnez le file. L'emplacement par défaut est : \rtg4_dg0703_df\Programming_Job
   • Emplacement du projet de travail FlashPro Express : cliquez sur Parcourir et accédez à l'emplacement du projet FlashPro Express souhaité.
9. Cliquez sur OK. La programmation nécessaire file est sélectionné et prêt à être programmé dans l'appareil.
10. La fenêtre FlashPro Express apparaîtra, confirmez qu'un numéro de programmeur apparaît dans le champ Programmeur. Si ce n'est pas le cas, confirmez les connexions de la carte et cliquez sur Refresh/Rescan Programmers.
11. Cliquez sur EXÉCUTER. Lorsque l'appareil est programmé avec succès, un état RUN PASSED s'affiche comme illustré dans la figure suivante.
12. Fermez FlashPro Express ou cliquez sur Quitter dans l'onglet Projet.

Exécution du script TCL

Les scripts TCL sont fournis dans la conception files sous le répertoire TCL_Scripts. Si nécessaire, la conception
le flux peut être reproduit depuis la mise en œuvre de la conception jusqu'à la génération du travail file.

Pour exécuter le TCL, suivez les étapes ci-dessous :

1. Lancer le logiciel Libero
2. Sélectionnez Projet > Exécuter le script….
3. Cliquez sur Parcourir et sélectionnez script.tcl dans le répertoire TCL_Scripts téléchargé.
4. Cliquez sur Exécuter.

Après l'exécution réussie du script TCL, le projet Libero est créé dans le répertoire TCL_Scripts.
Pour plus d'informations sur les scripts TCL, reportez-vous à rtg4_dg0703_df/TCL_Scripts/readme.txt.
Reportez-vous au Guide de référence des commandes Libero® SoC TCL pour plus de détails sur les commandes TCL. Contactez le support technique pour toute question rencontrée lors de l'exécution du script TCL.

Microsemi n'offre aucune garantie, représentation ou garantie concernant les informations contenues dans ce document ou l'adéquation de ses produits et services à un usage particulier, et Microsemi n'assume aucune responsabilité quelle qu'elle soit découlant de l'application ou de l'utilisation de tout produit ou circuit. Les produits vendus ci-dessous et tous les autres produits vendus par Microsemi ont été soumis à des tests limités et ne doivent pas être utilisés avec des équipements ou des applications critiques. Toutes les spécifications de performance sont considérées comme fiables mais ne sont pas vérifiées, et l'Acheteur doit effectuer et compléter tous les tests de performance et autres des produits, seuls et avec, ou installés dans, tout produit final. L'acheteur ne doit pas se fier aux données et aux spécifications de performance ou aux paramètres fournis par Microsemi. Il est de la responsabilité de l'Acheteur de déterminer indépendamment l'adéquation de tout produit et de tester et de vérifier celui-ci. Les informations fournies par Microsemi ci-dessous sont fournies "telles quelles, où qu'elles soient" et avec tous les défauts, et l'intégralité du risque associé à ces informations incombe entièrement à l'Acheteur. Microsemi n'accorde, explicitement ou implicitement, à aucune partie des droits de brevet, des licences ou tout autre droit de propriété intellectuelle, que ce soit en ce qui concerne ces informations elles-mêmes ou tout ce qui est décrit par ces informations. Les informations fournies dans ce document sont la propriété de Microsemi, et Microsemi se réserve le droit d'apporter des modifications aux informations contenues dans ce document ou à tout produit et service à tout moment et sans préavis.

À propos de Microsemi Microsemi, une filiale en propriété exclusive de Microchip Technology Inc. (Nasdaq : MCHP), propose un portefeuille complet de semi-conducteurs et de solutions système pour l'aérospatiale et la défense, les communications, les centres de données et les marchés industriels. Les produits comprennent des circuits intégrés à signaux mixtes analogiques hautes performances et résistants aux rayonnements, des FPGA, des SoC et des ASIC ; produits de gestion de l'alimentation ; dispositifs de chronométrage et de synchronisation et solutions de temps précis, établissant la norme mondiale en matière de temps ; dispositifs de traitement de la voix ; solutions RF ; composants discrets ; solutions de stockage et de communication d'entreprise, technologies de sécurité et anti-tampeuh produits ; Solutions Ethernet ; Circuits intégrés et injecteurs Power-over-Ethernet ; ainsi que des capacités et des services de conception personnalisés. En savoir plus sur www.microsemi.com.

Siège social de Microsemi
Une entreprise, Aliso Viejo,
CA 92656 États-Unis
Aux États-Unis : +1 800-713-4113
Hors USA : +1 949-380-6100
Ventes : +1 949-380-6136
Télécopieur : +1 949-215-4996
Courriel : ventes.support@microsemi.com
www.microsemi.com

©2021 Microsemi, une filiale en propriété exclusive de Microchip Technology Inc. Tous droits réservés. Microsemi et le logo Microsemi sont des marques déposées de Microsemi Corporation. Toutes les autres marques commerciales et marques de service sont la propriété de leurs propriétaires respectifs.

Microsemi Propriétaire DG0703 Révision 4.0

Documents / Ressources

Détection et correction des erreurs MICROCHIP sur la mémoire RTG4 LSRAM [pdf] Guide de l'utilisateur Démo DG0703, détection et correction d'erreur sur la mémoire RTG4 LSRAM, détection et correction sur la mémoire RTG4 LSRAM, mémoire RTG4 LSRAM, mémoire LSRAM

Références

• Manuel d'utilisation