intel AN 496 naudojant vidinį osciliatoriaus IP branduolį

Naudojant vidinio osciliatoriaus IP branduolį

Palaikomi Intel® įrenginiai turi unikalią vidinio generatoriaus funkciją. Kaip parodyta projekte, pvzampKaip aprašyta šioje paraiškos pastaboje, vidiniai generatoriai yra puikus pasirinkimas įgyvendinant konstrukcijas, kurioms reikalingas laikrodis, taip sutaupant vietos laive ir su išorine laikrodžio schema susijusias išlaidas.

Susijusi informacija

• Dizainas Pvzample skirtas MAX® II
  • Suteikia MAX® II dizainą files šiam prašymo raštui (AN 496).
• Dizainas Pvzample skirta MAX® V
  • Suteikia MAX® V dizainą files šiam prašymo raštui (AN 496).
• Dizainas Pvzample skirta „Intel MAX® 10“.
  • Suteikia Intel MAX® 10 dizainą files šiam prašymo raštui (AN 496).

Vidiniai osciliatoriai

Daugumai dizainų reikalingas laikrodis normaliam veikimui. Vidinio generatoriaus IP šerdį galite naudoti kaip laikrodžio šaltinį vartotojo projektavimo ar derinimo tikslais. Naudojant vidinį generatorių, palaikomiems „Intel“ įrenginiams nereikia išorinės laikrodžio grandinės. Pavyzdžiui,ampGalite naudoti vidinį generatorių, kad patenkintumėte LCD valdiklio, sistemos valdymo magistralės (SMBus) valdiklio ar bet kurio kito sąsajos protokolo laikrodžio reikalavimą arba įdiegtumėte impulsų pločio moduliatorių. Tai padeda sumažinti komponentų skaičių, plokštės plotą ir sumažinti bendras sistemos išlaidas. Galite sukurti vidinį generatorių nenaudodami vartotojo „flash“ atminties (UFM), naudodami palaikomą „Intel“ įrenginių osciliatoriaus IP branduolį „Intel Quartus® Prime“ programinėje įrangoje, skirtoje MAX® II ir MAX V įrenginiams. „Intel MAX 10“ įrenginiuose generatoriai yra atskirti nuo UFM. Osciliatoriaus išėjimo dažnis, osc, yra viena ketvirtoji vidinio generatoriaus nepadalinto dažnio.

Palaikomų „Intel“ įrenginių dažnių diapazonas

Prietaisai	Išvesties laikrodis iš vidinio osciliatoriaus (1) (MHz)
MAX II	3.3-5.5
MAX V	3.9-5.3
Intel MAX 10	55–116 (2), 35–77 (3)

1. Vidinio generatoriaus IP šerdies išvesties prievadas yra osc MAX II ir MAX V įrenginiuose ir clkout visuose kituose palaikomuose įrenginiuose.

Prietaisai	Išvesties laikrodis iš vidinio osciliatoriaus (1) (MHz)
Cyclone® III (4)	80 (maks.)
IV ciklonas	80 (maks.)
Ciklonas V	100 (maks.)
Intel Cyclone 10 GX	100 (maks.)
Intel Cyclone 10 LP	80 (maks.)
Arria® II GX	100 (maks.)
Arrija V	100 (maks.)
Intel Arria 10	100 (maks.)
Stratix® V	100 (maks.)
Intel Stratix 10	170-230

1. Vidinio generatoriaus IP šerdies išvesties prievadas yra osc MAX II ir MAX V įrenginiuose ir clkout visuose kituose palaikomuose įrenginiuose.
2. 10M02, 10M04, 10M08, 10M16 ir 10M25.
3. 10M40 ir 10M50.
4. Palaikoma „Intel Quartus Prime“ programinės įrangos versijoje 13.1 ir senesnėje versijoje.

Vidinis osciliatorius kaip UFM dalis, skirta MAX II ir MAX V įrenginiams

Vidinis generatorius yra Program Erase Control bloko, kuris valdo UFM programavimą ir trynimą, dalis. Duomenų registre saugomi duomenys, kuriuos reikia siųsti arba gauti iš UFM. Adresų registre saugomas adresas, iš kurio gaunami duomenys, arba adresas, kuriuo duomenys rašomi. Vidinis UFM bloko generatorius įjungiamas, kai vykdoma ERASE, PROGRAM ir READ operacija.

Vidinio osciliatoriaus IP branduolio kaiščio aprašymas

Signalas	Aprašymas
oscena	Naudokite, kad įjungtumėte vidinį osciliatorių. Įveskite aukštą, kad įjungtumėte osciliatorių.
osc/clkout (5)	Vidinio osciliatoriaus išėjimas.

Vidinio osciliatoriaus naudojimas MAX II ir MAX V įrenginiuose

Vidinis generatorius turi vieną įėjimą, oscena, ir vieną išėjimą, osc. Norėdami suaktyvinti vidinį generatorių, naudokite oscena. Įjungus, išvestyje pasiekiamas laikrodis su dažniu. Jei oscena yra žema, vidinio osciliatoriaus išėjimas yra nuolat didelis.

Norėdami sukurti vidinį osciliatorių, atlikite šiuos veiksmus

1. „Intel Quartus Prime“ programinės įrangos meniu Įrankiai spustelėkite IP katalogas.
2. Kategorijoje Biblioteka išplėskite pagrindines funkcijas ir I/O.
3. Pasirinkite MAX II/MAX V osciliatorių ir spustelėjus Add, pasirodys IP parametrų rengyklė. Dabar galite pasirinkti osciliatoriaus išėjimo dažnį.
4. Modeliavimo bibliotekose modelis files, kurios turi būti įtrauktos, yra išvardytos. Spustelėkite Kitas.
5. Pasirinkite files turi būti sukurta. Spustelėkite Baigti. Pasirinktas files yra sukurti ir gali būti pasiekiami iš išvesties file aplanką. Pridėjus egzempliorių kodą file, oscena įvestis turi būti padaryta kaip laidas ir priskirta kaip loginė reikšmė „1“, kad būtų įjungtas generatorius.

Vidinio osciliatoriaus naudojimas visuose palaikomuose įrenginiuose (išskyrus MAX II ir MAX V įrenginius)

Vidinis generatorius turi vieną įėjimą, oscena, ir vieną išėjimą, osc. Norėdami suaktyvinti vidinį generatorių, naudokite oscena. Įjungus, išvestyje pasiekiamas laikrodis su dažniu. Jei oscena yra žema, vidinio osciliatoriaus išėjimas yra nuolat žemas.

Norėdami sukurti vidinį osciliatorių, atlikite šiuos veiksmus

1. „Intel Quartus Prime“ programinės įrangos meniu Įrankiai spustelėkite IP katalogas.
2. Kategorijoje Biblioteka išplėskite pagrindines funkcijas ir konfigūracijos programavimą.
3. Pasirinkite Internal Oscillator (arba Intel FPGA S10 Configuration Clock Intel Stratix 10 įrenginiams) ir spustelėjus Add, pasirodo IP parametrų rengyklė.
4. Dialogo lange Naujas IP egzempliorius:
   • Nustatykite aukščiausio lygio IP pavadinimą.
   • Pasirinkite įrenginių šeimą.
   • Pasirinkite įrenginį.
5. Spustelėkite Gerai.
6. Norėdami sugeneruoti HDL, spustelėkite Generuoti HDL.
7. Spustelėkite Generate.

Pasirinktas files yra sukurti ir gali būti pasiekiami iš išvesties file aplanką, kaip nurodyta išvesties katalogo kelyje. Pridėjus egzempliorių kodą file, oscena įvestis turi būti padaryta kaip laidas ir priskirta kaip loginė reikšmė „1“, kad būtų įjungtas generatorius.

Įgyvendinimas

Galite įgyvendinti šiuos dizainus pvzamples su MAX II, MAX V ir Intel MAX 10 įrenginiais, kurie visi turi vidinio osciliatoriaus funkciją. Diegimas apima vidinio generatoriaus funkcijos demonstravimą, osciliatoriaus išvestį priskiriant skaitikliui ir įjungiant bendrosios paskirties I/O (GPIO) kaiščius MAX II, MAX V ir Intel MAX 10 įrenginiuose.

Dizainas Pvzamp1 dalis: taikymas pagal MDN-82 demonstracinę plokštę (MAX II įrenginiai)

Dizainas Pvzample 1 yra skirtas valdyti šviesos diodus, kad būtų sukurtas slinkimo efektas, tokiu būdu demonstruojant vidinį generatorių naudojant MDN-82 demonstracinę plokštę.

EPM240G kaiščių priskyrimas projektavimui, pvzample 1 MDN-82 demonstracinės plokštės naudojimas

EPM240G kaiščių priskyrimas
Signalas	Smeigtukas	Signalas	Smeigtukas
d2	Smeigtukas 69	d3	Smeigtukas 40
d5	Smeigtukas 71	d6	Smeigtukas 75
d8	Smeigtukas 73	d10	Smeigtukas 73
d11	Smeigtukas 75	d12	Smeigtukas 71
d4_1	Smeigtukas 85	d4_2	Smeigtukas 69
d7_1	Smeigtukas 87	d7_2	Smeigtukas 88
d9_1	Smeigtukas 89	d9_2	Smeigtukas 90
sw9	Smeigtukas 82	—	—

Nenaudojamus kaiščius priskirkite kaip įvestį, nurodytą „Intel Quartus Prime“ programinėje įrangoje.

Norėdami parodyti šį dizainą demonstracinėje MDN-B2 plokštėje, atlikite šiuos veiksmus

1. Įjunkite demonstracinės plokštės maitinimą (slankiojančiu jungikliu SW1).
2. Atsisiųskite dizainą į MAX II CPLD per JTAG antraštę JP5 demonstracinėje plokštėje ir įprastą programavimo kabelį („Intel FPGA Parallel Port Cable“ arba „Intel FPGA Download Cable“). Laikykite paspaudę SW4 demonstracinėje plokštėje prieš programavimo proceso pradžią ir jo metu. Baigę išjunkite maitinimą ir atjunkite JTAG jungtis.
3. Stebėkite slenkančią šviesos diodų seką ant raudonų šviesos diodų ir dviejų spalvų šviesos diodų. Demonstracinėje plokštėje paspaudus SW9, vidinis generatorius išjungiamas, o slenkantys šviesos diodai užstoja esamose vietose.

Dizainas Pvzamp2 skyrius: Taikymas MAX V įrenginių kūrimo rinkiniui

Dizaine Examp2, generatoriaus išėjimo dažnis yra padalintas iš 221 prieš suaktyvinant 2 bitų skaitiklį. Šio 2 bitų skaitiklio išvestis naudojama šviesos diodams valdyti, taip demonstruojant vidinį osciliatorių MAX V įrenginio kūrimo rinkinyje.

5M570Z smeigtukų priskyrimas projektavimui Example 2 Naudojant MAX V įrenginių kūrimo rinkinį

5M570Z smeigtukų priskyrimas
Signalas	Smeigtukas	Signalas	Smeigtukas
pb0	M9	LED[0]	P4
osc	M4	LED[1]	R1
clk	P2	—	—

Norėdami parodyti šį dizainą MAX V kūrimo rinkinyje, atlikite šiuos veiksmus

1. Įjunkite USB kabelį į USB jungtį, kad įjungtumėte įrenginį.
2. Atsisiųskite dizainą į MAX V įrenginį naudodami integruotą Intel FPGA atsisiuntimo kabelį.
3. Stebėkite mirksinčius šviesos diodus (LED[0] ir LED[1]). Demonstracinėje plokštėje paspaudus pb0, vidinis generatorius išjungiamas, o mirksintys šviesos diodai sustings esamoje būsenoje.

AN 496 dokumento peržiūros istorija: vidinio generatoriaus IP branduolio naudojimas

Data	Versija	Pakeitimai
2017 m. lapkritis	2017.11.06	Pridėtas šių įrenginių palaikymas: Ciklonas III IV ciklonas Ciklonas V Intel Cyclone 10 GX Intel Cyclone 10 LP Arria II GX Arrija V Intel Arria 10 Stratix V Intel Stratix 10 Pakeistas dokumento pavadinimas iš Vidinio osciliatoriaus naudojimas Altera MAX serijoje į Naudojant vidinio osciliatoriaus IP branduolį įtraukti kitus palaikomus įrenginius. Pervadintas į Intel.
2014 m. lapkritis	2014.11.04	Atnaujintas nedalomas vidinio generatoriaus ir išvesties laikrodžio dažnis iš vidinių generatorių dažnio verčių MAX 10 įrenginių lentelėje Palaikomų Altera įrenginių dažnių diapazonas.
2014 m. rugsėjo mėn	2014.09.22	Pridėta MAX 10 įrenginių.
2011 m. sausio mėn	2.0	Atnaujinta, kad būtų įtraukti MAX V įrenginiai.
2007 m. gruodžio mėn	1.0	Pradinis išleidimas.

ID: 683653
Versija: 2017.11.06

Dokumentai / Ištekliai

intel AN 496 naudojant vidinį osciliatoriaus IP branduolį [pdfInstrukcijos AN 496 naudojant vidinį osciliatoriaus IP šerdį, AN 496, naudojant vidinį generatoriaus IP šerdį, vidinio generatoriaus IP šerdį, osciliatoriaus IP šerdį, IP šerdį, šerdį

Nuorodos

• Vartotojo vadovas