intel Klaidos pranešimas Registruotis Unloader FPGA IP

Klaidos pranešimas Registruotis Unloader Intel® FPGA IP Core vartotojo vadovas

Klaidų pranešimų registro iškroviklio Intel® FPGA IP branduolys (altera_emr_unloader) nuskaito ir išsaugo duomenis iš sustiprintos klaidų aptikimo grandinės palaikomuose Intel FPGA įrenginiuose. Norėdami nuskaityti įrenginio EMR, galite naudoti Error Message Register Unloader IP branduolio Avalon® Streaming (Avalon-ST) loginę sąsają.

1 pav. Klaidos pranešimų registro iškroviklio blokinė diagrama

Kai aparatinė įranga atnaujina EMR turinį, IP šerdis nuskaito (arba iškrauna) ir išserializuoja EMR turinį ir leidžia pasiekti kitą logiką (pvz., Intel FPGA Advanced SEU Detection IP branduolį, Intel FPGA gedimo įpurškimo IP šerdį arba vartotojo logiką). EMR turinį vienu metu.

Savybės

• Nuskaito ir išsaugo „Intel FPGA“ įrenginių klaidų registro pranešimų turinį
• Leidžia įterpti EMR registro turinio vertę nekeičiant CRAM bitų
• Avalon (-ST) sąsaja
• Lengvas egzistavimas naudojant parametrų rengyklės GUI
• Sukuria VHDL arba Verilog HDL sintezę files

IP pagrindinio įrenginio palaikymas

Šie įrenginiai palaiko Error Message Register Unloader IP branduolį:

1 lentelė. IP pagrindinio įrenginio palaikymas

Dizaino programinė įranga	IP pagrindinio įrenginio palaikymas
„Intel Quartus® Prime Pro Edition“.	„Intel Arria® 10“ ir „Intel Cyclone® 10 GX“ įrenginiai
„Intel Quartus Prime Standard Edition“.	Arria V, Arria II GX/GZ, Intel Arria 10, Cyclone V, Stratix® IV ir Stratix V įrenginiai

Išteklių panaudojimas ir našumas

„Intel Quartus Prime“ programinė įranga sukuria tokį „Cyclone V“ (5CGXFC7C7F23C8) FPGA įrenginio išteklių įvertinimą. Kitų palaikomų įrenginių rezultatai yra panašūs.

2 lentelė. Klaidos pranešimų registras Unloader IP pagrindinio įrenginio išteklių panaudojimas

Įrenginys	ALM	Logikos registrai		M20K
		Pirminis	Antrinis
5CGXFC7C7F23C8	37	128	33	0

Funkcinis aprašymas

Palaikomi Intel FPGA įrenginiai turi klaidų pranešimų registrą, nurodantį, kad konfigūracijos RAM (CRAM) įvyko CRC klaida. CRAM klaidų gali atsirasti dėl vieno įvykio sutrikimo (SEU). Norėdami pasiekti FPGA įrenginio EMR, galite naudoti Error Message Register Unloader IP branduolio Avalon-ST loginę sąsają. Pavyzdžiui,ample, galite naudoti Error Message Register Unloader IP branduolį su Intel FPGA Fault Injection ir Intel FPGA Advanced SEU Detection IP branduoliais, kad pasiektumėte įrenginio EMR informaciją. Error Message Register Unloader IP branduolys stebi įrenginio EMR. Kai aparatinė įranga atnaujina EMR turinį, IP šerdis nuskaito (arba iškrauna) ir išjungia EMR turinį. IP šerdis leidžia kitai logikai (pvz., Intel FPGA Advanced SEU Detection IP branduoliui, Intel FPGA gedimo įpurškimo IP branduoliui arba vartotojo logikai) vienu metu pasiekti EMR turinį. Kaip parodyta #unique_1/unique_1_Connect_42_image_fbb_3mm_gs 3 puslapyje, klaidų pranešimų registro iškroviklio IP šerdis sukuria kai kurių įrenginių CRC Error Verify IP branduolį.
Pastaba: Daugiau informacijos apie SEU palaikymą jūsų FPGA įrenginiui rasite įrenginio vadovo SEU mažinimo skyriuje.

Klaidos pranešimų registracija
Kai kuriuose vieno įvykio sutrikimo (SEU) FPGA įrenginiuose yra įmontuota klaidų aptikimo grandinė, leidžianti aptikti bet kurio įrenginio CRAM bito poslinkį dėl minkštos klaidos. Įrenginio EMR bitų priskyrimas skiriasi priklausomai nuo įrenginių šeimos. Daugiau informacijos apie EMR bitus jūsų FPGA įrenginių šeimai rasite įrenginio vadovo SEU mažinimo skyriuje.

Signalai

3 lentelė. Klaidos pranešimų registro iškroviklio signalai

Signalas	Plotis	Kryptis	Aprašymas
laikrodis	1	Įvestis	Įvesties laikrodžio signalas.
atstatyti	1	Įvestis	Aktyvus-aukštas loginis atstatymo signalas.
emr_read	1	Įvestis	Neprivaloma. Šis aktyvus-aukštas signalas inicijuoja esamo EMR turinio perskaitymą. EMR turinys atnaujinamas, kai įrenginys aptinka naują klaidą. EMR yra klaida, kol aptinkama nauja klaida, net jei vidinis arba išorinis šveitimas ištaiso klaidą.
crcerror	1	Išvestis	Nurodo CRC klaidos aptikimą. Šis signalas sinchronizuojasi su Error Message Register Unloader IP branduolio laikrodžio prievadu.
crcerror_pin	1	Išvestis	Prijunkite šį signalą prie CRC_Error kaiščio. Šis signalas yra sinchroniškas su įrenginio vidiniu generatoriumi.
crcerror_clk	1	Įvestis	CRC klaida Patikrinkite IP šerdies įvesties laikrodžio signalą.
crcerror_reset	1	Įvestis	CRC klaida Patikrinkite IP branduolio aktyvaus aukšto loginio atstatymo signalą.
emr[N-1:0]	46, 67 arba 78	Išvestis	Šiame duomenų prievade yra įrenginio klaidų pranešimų registro turinys, kaip apibrėžta įrenginio vadovo SEU mažinimo skyriuje: • Intel Arria 10 ir Intel Cyclone 10 GX įrenginiai turi 78 bitų EMR • Stratix V, Arria V ir Cyclone V įrenginiai turi 67 bitų EMR • Senesni įrenginiai turi 46 bitų EMR EMR išvesties signalai atitinka Avalon-ST sąsajos apibrėžimą. N yra 46, 67 arba 78.
emr_valid	1	Išvestis	Aktyvus didelis, kai galioja emr signalo turinys. Šis signalas atitinka Avalon sąsajos apibrėžimą.
emr_error	1	Išvestis	Šis signalas yra aktyvus, kai dabartinis EMR išvesties perdavimas turi klaidą, todėl į jį reikia nekreipti dėmesio. Paprastai šis signalas rodo, kad EMR įvesties laikrodis yra per lėtas. Šis signalas atitinka Avalon sąsajos apibrėžimą.
baigiasi visa mikroschema	1	Išvestis	Pasirenkamas išvesties signalas, rodantis kiekvieno visos lusto klaidos aptikimo ciklo pabaigą visame įrenginyje. Tik Intel Arria 10, Intel Cyclone 10 GX, Stratix V, Arria V ir Cyclone V įrenginiai.

Laikas

Klaidų pranešimų registro iškroviklio IP branduoliui reikalingi du įrenginio klaidų pranešimų grandinės laikrodžio ciklai ir šie papildomi klaidų pranešimų registro iškroviklio įvesties laikrodžio ciklai, kad būtų iškrautas EMR turinys: N + 3, kur N yra emr signalo plotis.

• 122 laikrodžio ciklai Intel Arria 10 ir Intel Cyclone 10 GX įrenginiams
• 70 laikrodžio ciklų Stratix V, Arria V ir Cyclone V įrenginiams
• 49 laikrodžio ciklai Stratix IV ir Arria II GZ/GX įrenginiams

IP laiko elgsena („Intel Arria 10“ ir „Intel Cyclone 10 GX“ įrenginiai)
Šios bangos formos rodo klaidų pranešimų registro iškroviklio IP pagrindinio laiko nustatymo elgseną Intel Arria 10 ir Intel Cyclone 10 GX įrenginiuose.

2 pav. emr_valid signalas, skirtas taisytinoms klaidoms (0 < stulpelio tipas < 3'b111) laiko diagrama

3 pav. emr_valid signalas, skirtas taisytinoms klaidoms tik įjungus (stulpelio tipas == 3'b0)
Pastaba: Kai pirmą kartą įkeliamas bitų srautas, FPGA vieną kartą vykdo kadru pagrįstą EDCRC, apskaičiuoja stulpelių patikrinimo bitą ir paverčia jį stulpeliu pagrįstu EDCRC. Ši laiko diagrama susijusi su klaida, aptikta kadru pagrįsto EDCRC metu.

4 pav. Netaisomų klaidų signalas emr_valid

5 pav. emr_error laiko diagrama

Visų kitų įrenginių laikas
Šios bangos formos rodo klaidų pranešimų registro iškroviklio IP branduolio laiko nustatymo elgseną Stratix V, Stratix IV, Arria V, Arria II GZ/GX ir Cyclone V įrenginiuose.

6 pav. emr_read laiko diagrama

7 pav. emr_valid laiko diagrama

8 pav. Pvzample EMR klaidų laiko diagrama

• Esant 2 SEU klaidoms iš eilės, IP šerdis tvirtina emr_error dėl prarasto EMR turinio.
• IP šerdis patvirtina emr_error, jei aptinka krintantį crcerror impulso kraštą dėl kitos klaidos, prieš tai IP šerdis įkelia ankstesnį EMR vartotojo naujinimo registro turinį į vartotojo pakeitimo registrą.
• Kylantis crcerror kraštas deasserts emr_error.
• emr_error yra kritinė sistemos būsena ir gali rodyti, kad klaidų pranešimų registro iškroviklio įvesties laikrodis yra per lėtas.

Parametrų nustatymai

4 lentelė. Klaidos pranešimų registro iškroviklio parametrai

Parametras	Vertė	Numatytoji	Aprašymas
CRC klaidų tikrinimo laikrodžio daliklis	1, 2, 4, 8, 16, 32, 64, 128, 256	2	Nurodo klaidų aptikimo laikrodžio daliklio reikšmę, taikytiną vidiniam generatoriui. Padalintas laikrodis valdo vidinę CRC funkciją. Šis nustatymas turi atitikti ERROR_CHECK_FREQUENCY_DIVISOR „Intel Quartus Prime“ nustatymai File (.qsf) nustatymas, kitu atveju programinė įranga pateikia įspėjimą. Stratix IV ir Arria II įrenginiai nepalaiko 1 vertės.
Įgalinti virtualųjį JTAG CRC klaidos įvedimas	Įjungta, išjungta	Išjungta	Įgalina sistemos šaltinių ir zondų (ISSP) funkciją įterpti EMR registro turinį per JTAG sąsaja nekeičiant CRAM reikšmės. Naudokite šią sąsają vartotojo logikos, prijungtos prie branduolio, trikčių šalinimui.
Įvesties laikrodžio dažnis	Bet koks	50 MHz	Nurodo klaidų pranešimų registro iškroviklio IP branduolio įvesties laikrodžio dažnį. Ši parinktis taikoma, kai Įvesties laikrodis valdomas iš vidinio osciliatoriaus parametras išjungtas.
Įvesties laikrodis valdomas iš vidinio osciliatoriaus	Įjungta, išjungta	Išjungta	Nurodo, kad vidinis osciliatorius suteikia pagrindinį įvesties laikrodį. Įgalinkite šį parametrą, jei vidinis generatorius valdo vartotojo dizaino pagrindinį įvesties laikrodį. Pastaba: Vidinio osciliatoriaus dažniui CRC klaidų tikrinimo laikrodžio daliklis įtakos neturi.
CRC klaida Patikrinkite įvesties laikrodžio dažnį	10 – 50 MHz	50 MHz	Nurodo CRC klaidą Patikrinkite IP šerdies (ALTERA_CRCERROR_VERIFY) įvesties laikrodžio dažnį. Tik Stratix IV ir Arria II įrenginiuose.
Viso lusto klaidų aptikimo ciklo užbaigimas	Įjungta, išjungta	Išjungta	Neprivaloma. Įjunkite, kad patvirtintumėte šį signalą kiekvieno viso lusto klaidos aptikimo ciklo pabaigoje. Tik Stratix V, Intel Arria 10, Arria V, Cyclone V ir Intel Cyclone 10 GX įrenginiuose.

Intel FPGA IP branduolių diegimas ir licencijavimas

„Intel Quartus Prime“ programinės įrangos diegimas apima „Intel“ FPGA IP biblioteką. Ši biblioteka suteikia daug naudingų IP branduolių jūsų gamybiniam naudojimui be papildomos licencijos. Kai kuriems Intel FPGA IP branduoliams gamybiniam naudojimui reikia įsigyti atskirą licenciją. „Intel FPGA IP Evaluation Mode“ leidžia įvertinti šiuos licencijuotus „Intel FPGA IP“ branduolius modeliavimo ir aparatinės įrangos srityse, prieš nusprendžiant įsigyti pilną gamybos IP branduolio licenciją. Jums tereikia įsigyti visą licencijuotų Intel IP branduolių gamybos licenciją, kai baigsite aparatinės įrangos testavimą ir būsite pasirengę naudoti IP gamyboje. „Intel Quartus Prime“ programinė įranga pagal numatytuosius nustatymus įdiegia IP branduolius šiose vietose:

9 pav. IP pagrindinio diegimo kelias

5 lentelė. IP pagrindinio diegimo vietos

Vieta	Programinė įranga	Platforma
:\intelFPGA_pro\quartus\ip\altera	„Intel Quartus Prime Pro Edition“.	„Windows“*
:\intelFPGA\quartus\ip\altera	„Intel Quartus Prime Standard Edition“.	Windows
:/intelFPGA_pro/quartus/ip/altera	„Intel Quartus Prime Pro Edition“.	„Linux“ *
:/intelFPGA/quartus/ip/altera	„Intel Quartus Prime Standard Edition“.	Linux

IP branduolių pritaikymas ir generavimas
Galite tinkinti IP branduolius, kad palaikytų daugybę programų. Intel Quartus Prime IP katalogas ir parametrų rengyklė leidžia greitai pasirinkti ir konfigūruoti IP pagrindinius prievadus, funkcijas ir išvestį. files.

IP katalogo ir parametrų redaktorius
IP kataloge rodomi jūsų projektui galimi IP branduoliai, įskaitant Intel FPGA IP ir kitą IP, kurį įtraukėte į IP katalogo paieškos kelią. Norėdami rasti ir tinkinti IP branduolį, naudokite šias IP katalogo funkcijas:

• Filtruokite IP katalogą, kad rodytumėte aktyvios įrenginių grupės IP arba Rodyti visų įrenginių šeimų IP. Jei neturite atidaryto projekto, IP kataloge pasirinkite įrenginių šeimą.
• Įveskite paieškos laukelį, kad rastumėte visą arba dalinį IP pagrindinio pavadinimą IP kataloge.
• Dešiniuoju pelės mygtuku spustelėkite IP branduolio pavadinimą IP kataloge, kad būtų rodoma išsami informacija apie palaikomus įrenginius, atidarytas IP branduolio diegimo aplankas ir nuorodos į IP dokumentaciją.
• Spustelėkite Ieškokite Partnerio IP adresas, kad galėtumėte pasiekti partnerio IP informaciją svetainėje web.

Parametrų rengyklė paragins nurodyti IP varianto pavadinimą, pasirenkamus prievadus ir išvestį file kartos variantai. Parametrų rengyklė generuoja aukščiausio lygio Intel Quartus Prime IP file (.ip) IP variantui Intel Quartus Prime Pro Edition projektuose. Parametrų rengyklė sugeneruoja aukščiausio lygio Quartus IP file (.qip) IP variantui Intel Quartus Prime Standard Edition projektuose. Šie files rodo IP variantą projekte ir saugo parametrų informaciją.

10 pav. IP parametrų rengyklė („Intel Quartus Prime Pro Edition“)

11 pav. IP parametrų rengyklė („Intel Quartus Prime Standard Edition“)

Parametrų redaktorius
Parametrų rengyklė padeda konfigūruoti IP pagrindinius prievadus, parametrus ir išvestį file kartos variantai. Pagrindiniai parametrų rengyklės valdikliai yra šie:

• Naudokite išankstinių nustatymų langą, kad pritaikytumėte iš anksto nustatytas parametrų reikšmes konkrečioms programoms (atrinktiems branduoliams).
• Naudokite langą Išsami informacija, kad view prievadų ir parametrų aprašymus ir spustelėkite nuorodas į dokumentaciją.
• Spustelėkite Generuoti ➤ Generuoti bandymų stendo sistemą, kad sukurtumėte bandymų stendo sistemą (atrinktiems branduoliams).
• Spustelėkite Generuoti ➤ Generuoti egzample Dizainas sukurti example dizainas (atrinktiems branduoliams).
• Spustelėkite Patvirtinti sistemos vientisumą, kad patvirtintumėte bendruosius sistemos komponentus, palyginti su pagalbiniais files. (Tik platformos dizainerio sistemos)
• Spustelėkite Sinchronizuoti visą sistemos informaciją, kad patvirtintumėte bendruosius sistemos komponentus su pagalbiniais komponentais files. (Tik platformos dizainerio sistemos)

IP katalogas taip pat pasiekiamas platformos kūrimo priemonėje (View ➤ IP katalogas). Platformos dizainerio IP katalogas apima išskirtinį sistemos sujungimą, vaizdo ir vaizdo apdorojimą bei kitus sistemos lygio IP, kurių nėra Intel Quartus Prime IP kataloge. Norėdami gauti informacijos apie IP naudojimą atitinkamai platformos kūrimo priemonėje (standartinis) ir platformos kūrimo priemonėje, žr.

Susijusi informacija

• Sistemos kūrimas naudojant platformos dizainerį
• Sistemos kūrimas naudojant platformos dizainerį (standartinis) (standartinis)

Nurodykite IP pagrindinius parametrus ir parinktis
Atlikite šiuos veiksmus, kad nurodytumėte IP pagrindinius parametrus ir parinktis.

1. Platformos dizainerio IP kataloge (Įrankiai ➤ IP katalogas) suraskite ir dukart spustelėkite IP branduolio pavadinimą, kurį norite tinkinti. Pasirodo parametrų rengyklė.
2. Nurodykite savo tinkinto IP varianto aukščiausio lygio pavadinimą. Šis pavadinimas identifikuoja IP pagrindinį variantą files jūsų projekte. Jei būsite paraginti, taip pat nurodykite tikslinę FPGA įrenginių šeimą ir išvestį file DTL pirmenybė. Spustelėkite Gerai.
3. Nurodykite savo IP varianto parametrus ir parinktis:
   • Pasirinktinai pasirinkite iš anksto nustatytas parametrų reikšmes. Išankstiniai nustatymai nurodo visas pradines parametrų reikšmes konkrečioms programoms (jei yra).
   • Nurodykite parametrus, apibrėžiančius IP pagrindines funkcijas, prievadų konfigūracijas ir konkrečias įrenginio funkcijas.
   • Nurodykite laiko tinklo sąrašo, modeliavimo modelio, bandymų stendo ar pvzample dizainas (jei taikoma).
   • Nurodykite IP branduolio apdorojimo parinktis files kituose EDA įrankiuose.
4. Spustelėkite Baigti, kad sukurtumėte sintezę ir kitus pasirenkamus dalykus fileatitinka jūsų IP varianto specifikacijas. Parametrų rengyklė generuoja aukščiausio lygio .qsys IP variantą file ir DTL files sintezei ir modeliavimui. Kai kurie IP branduoliai taip pat vienu metu generuoja bandymų stendą arba pvzample dizainas aparatūros testavimui.
5. Norėdami sugeneruoti modeliavimo bandymų stendą, spustelėkite Generuoti ➤ Generuoti bandymų stendą. „Generate Testbench“ sistema neprieinama kai kuriems IP branduoliams, kuriuose nėra modeliavimo bandymo stendo.
6. Norėdami sukurti aukščiausio lygio HDL exampNorėdami patikrinti aparatinę įrangą, spustelėkite Generuoti ➤ HDL Example. Sukurti ➤ HDL Example nėra kai kuriems IP branduoliams.

Aukščiausio lygio IP variantas pridedamas prie dabartinio „Intel Quartus Prime“ projekto. Spustelėkite Projektas ➤ Pridėti / pašalinti Files projekte, kad rankiniu būdu pridėtumėte .qsys („Intel Quartus Prime Standard Edition“) arba .ip („Intel Quartus Prime Pro Edition“) file prie projekto. Norėdami prijungti prievadus, priskirkite atitinkamus kaiščius.

Pagrindinės kartos išvestis („Intel Quartus Prime Pro Edition“)
„Intel Quartus Prime“ programinė įranga generuoja šią išvestį file struktūra atskiriems IP branduoliams, kurie nėra Platform Designer sistemos dalis.

12 pav. Individualios IP branduolių generavimo išvestis („Intel Quartus Prime Pro Edition“)

6 lentelė. Išvestis File„Intel FPGA IP Generation“.

File Vardas	Aprašymas
<jūsų_ip>.ip	Aukščiausio lygio IP variantas file kuriame yra jūsų projekto IP branduolio parametravimas. Jei IP variantas yra Platform Designer sistemos dalis, parametrų rengyklė taip pat generuoja .qsys file.
<jūsų_ip>.cmp	VHDL komponento deklaracija (.cmp) file yra tekstas file kuriame yra vietiniai bendrieji ir prievadų apibrėžimai, kuriuos naudojate kurdami VHDL files.
<jūsų_ip>_generation.rpt	IP arba platformos dizainerio generavimo žurnalas file. Rodo pranešimų santrauką generuojant IP.
tęsėsi…

File Vardas	Aprašymas
<jūsų_ip>.qgsimc (tik platformos dizaino sistemoms)	Modeliavimo talpyklos kaupimas file lygina .qsys ir .ip files su dabartiniu Platform Designer sistemos ir IP branduolio parametravimu. Šis palyginimas nustato, ar platformos dizaineris gali praleisti HDL regeneravimą.
<jūsų_ip>.qgsynth (tik platformos dizaino sistemoms)	Sintezės talpyklos kaupimas file lygina .qsys ir .ip files su dabartiniu Platform Designer sistemos ir IP branduolio parametravimu. Šis palyginimas nustato, ar platformos dizaineris gali praleisti HDL regeneravimą.
<jūsų_ip>.qip	Yra visa informacija, skirta integruoti ir kompiliuoti IP komponentą.
<jūsų_ip>.csv	Pateikiama informacija apie IP komponento atnaujinimo būseną.
.bsf	IP varianto simbolis, skirtas naudoti blokinėje diagramoje Files (.bdf).
<jūsų_ip>.spd	Įvestis file kad ip-make-simscript reikia generuoti modeliavimo scenarijus. .spd file yra sąrašas files, kurias generuojate modeliavimui, kartu su informacija apie inicijuojamus prisiminimus.
<jūsų_ip>.ppf	Smeigtukų planuotojas File (.ppf) saugo prievadų ir mazgų priskyrimus IP komponentams, kuriuos sukuriate naudoti su Pin Planner.
<jūsų_ip>_bb.v	Naudokite „Verilog blackbox“ (_bb.v) file kaip tuščią modulio deklaraciją, skirtą naudoti kaip juodąją dėžę.
<jūsų_ip>_inst.v arba _inst.vhd	HDL, pvzample instantiation šabloną. Nukopijuokite ir įklijuokite šio turinio turinį file į savo DTL file kad būtų galima nustatyti IP variantą.
<jūsų_ip>.regmap	Jei IP yra registro informacijos, Intel Quartus Prime programinė įranga generuoja .regmap file. .regmap file aprašoma pagrindinio ir pavaldinio sąsajų registro žemėlapio informacija. Tai file papildo .sopcinfo file pateikiant detalesnę registro informaciją apie sistemą. Tai file leidžia rodyti registrą views ir vartotojo pritaikomą statistiką sistemos konsolėje.
<jūsų_ip>.svd	Leidžia HPS sistemos derinimo įrankiams view periferinių įrenginių, kurie jungiasi prie HPS platformos dizainerio sistemoje, registrų žemėlapiai. Sintezės metu „Intel Quartus Prime“ programinė įranga išsaugo .svd files pagalbinei sąsajai, matomai sistemos konsolės pagrindiniams kompiuteriams .sof file derinimo sesijoje. „System Console“ skaito šį skyrių, kuriame „Platform Designer“ užklausa registro žemėlapio informacijos. Sistemos pavaldiniams „Platform Designer“ pasiekia registrus pagal pavadinimą.
<jūsų_ip>.vjūsų_ip>.vhd	DTL files, kurios sukuria kiekvieno submodulio arba antrinio IP branduolio egzempliorius sintezei ar modeliavimui.
mentorius/	Sudėtyje yra msim_setup.tcl scenarijus, skirtas modeliavimui nustatyti ir vykdyti.
aldec/	Yra scenarijus rivierapro_setup.tcl, skirtas nustatyti ir paleisti modeliavimą.
/synopsys/vcs /synopsys/vcsmx	Sudėtyje yra apvalkalo scenarijus vcs_setup.sh, skirtas modeliavimui nustatyti ir vykdyti. Sudėtyje yra apvalkalo scenarijus vcsmx_setup.sh ir synopsys_sim.setup file nustatyti ir vykdyti modeliavimą.
/kadence	Sudėtyje yra apvalkalo scenarijus ncsim_setup.sh ir kitos sąrankos files nustatyti ir vykdyti modeliavimą.
/xcelium	Sudėtyje yra lygiagrečiojo simuliatoriaus apvalkalo scenarijus xcelium_setup.sh ir kitos sąrankos files nustatyti ir vykdyti modeliavimą.
/submoduliai	Sudėtyje yra DTL files IP pagrindiniam submoduliui.
<IP submodulis>/	Platform Designer sukuria /synth ir /sim pakatalogius kiekvienam IP submodulio katalogui, kurį generuoja Platform Designer.

Pagrindinių IP parametrų ir parinkčių nurodymas (senieji parametrų redaktoriai)

Kai kuriuose IP branduoliuose konfigūravimui ir generavimui naudojama pasenusi parametrų rengyklės versija. Norėdami sukonfigūruoti ir generuoti IP variantą naudodami seną parametrų rengyklę, atlikite šiuos veiksmus.
Pastaba: Pasenęs parametrų rengyklė generuoja skirtingą išvestį file struktūra nei naujausia parametrų rengyklė. IP branduolių, naudojančių naujausią parametrų rengyklę, konfigūraciją žr. „IP pagrindinių parametrų ir parinkčių nustatymas“.

13 pav. Senieji parametrų redaktoriai

1. IP kataloge (Įrankiai ➤ IP katalogas) suraskite ir dukart spustelėkite IP branduolio pavadinimą, kurį norite tinkinti. Pasirodo parametrų rengyklė.
2. Nurodykite aukščiausio lygio pavadinimą ir išvesties HDL file įveskite savo IP variantą. Šis pavadinimas identifikuoja IP pagrindinį variantą files jūsų projekte. Spustelėkite Gerai.
3. Parametrų rengyklėje nurodykite savo IP varianto parametrus ir parinktis. Informacijos apie konkrečius IP pagrindinius parametrus ieškokite savo IP pagrindinio vartotojo vadove.
4. Spustelėkite Baigti arba Generuoti (atsižvelgiant į parametrų rengyklės versiją). Parametrų rengyklė sugeneruoja files jūsų IP variantui pagal jūsų specifikacijas. Spustelėkite Išeiti, jei būsite paraginti, kai generavimas baigtas. Parametrų rengyklė prideda aukščiausio lygio .qip file automatiškai į dabartinį projektą.

Pastaba: Norėdami rankiniu būdu prie projekto pridėti IP variantą, sugeneruotą naudojant seną parametrų rengyklę, spustelėkite Projektas ➤ Pridėti / pašalinti Files projekte ir pridėkite IP variantą .qip file.

IP branduolio generavimo išvestis („Intel Quartus Prime Standard Edition“)
„Intel Quartus Prime Standard Edition“ programinė įranga generuoja vieną iš šių išvesties file atskirų IP branduolių struktūros, kurios naudoja vieną iš senųjų parametrų redaktorių.

14 pav. Sukurtas IP branduolys Files (senieji parametrų redaktoriai)

Sukurtas IP File Išėjimas A

Sukurtas IP File Išėjimas B

Sukurtas IP File Išėjimas C

Sukurtas IP File Išėjimas D

Pastabos:

1. Jei palaikoma ir įjungta jūsų IP variantui
2. Jei sukurti funkcinio modeliavimo modeliai
3. Ignoruoti šį katalogą

Klaidos pranešimų registro iškroviklio dokumento peržiūros istorija Intel FPGA IP IP Core vartotojo vadovas

Dokumento versija	Intel Quartus Prime versija	Pakeitimai
2018.05.23	18.0	• Pervadintas IP iš „Intel FPGA“ klaidos pranešimų registracija „Unloader“ IP branduolys į Klaidos pranešimas Registruotis Unloader Intel FPGA IP core. • Atnaujinti skaičiai emr_valid Signalas, skirtas taisytinoms klaidoms tik po įjungimo (stulpelio tipas == 3'b0) ir emr_valid Nepataisomų klaidų signalas.

Data	Versija	Pakeitimai
2017 m. gruodžio mėn	2017.12.18	• Pervadino dokumentą į „Intel FPGA“ klaidos pranešimų registracija „Unloader IP Core“ vartotojo vadovas. • Atnaujinta „IP Core Device Support“ lentelė. • Atnaujinta pagal naujausius prekės ženklo standartus. • Visame dokumente buvo atlikti redakciniai atnaujinimai.
2017 m. liepos mėn	2017.07.15	• Pridėtas Intel Cyclone 10 GX įrenginių palaikymas. • IP laiko diagramose V-Type pakeistas į stulpeliu pagrįstą tipą. • Pateiktos atskiros parametrų nustatymo instrukcijos Intel Quartus Prime Pro Edition ir Intel Quartus Prime Standard Edition. • Atnaujinta pagal naujausius prekės ženklo standartus.
2016 m. gegužės mėn	2016.05.02	• Pašalintas „Verilog HDL RTL“ palaikymas. • Pakeistos Quartus II nuorodos į Quartus Prime.
2015 m. birželio mėn	2015.06.12	Atnaujinta „Arria 10“ palaikymo informacija.
2014 m. gruodžio mėn	2014.12.15	Pradinis išleidimas.

Intel korporacija. Visos teisės saugomos. „Intel“, „Intel“ logotipas ir kiti „Intel“ ženklai yra „Intel Corporation“ arba jos dukterinių įmonių prekių ženklai. „Intel“ garantuoja savo FPGA ir puslaidininkinių produktų veikimą pagal dabartines specifikacijas pagal standartinę „Intel“ garantiją, tačiau pasilieka teisę bet kuriuo metu be įspėjimo keisti bet kokius gaminius ir paslaugas. „Intel“ neprisiima jokios atsakomybės ar įsipareigojimų, kylančių dėl bet kokios čia aprašytos informacijos, produkto ar paslaugos taikymo ar naudojimo, išskyrus atvejus, kai „Intel“ aiškiai sutiko raštu. „Intel“ klientams patariama įsigyti naujausią įrenginio specifikacijų versiją prieš pasikliaujant bet kokia paskelbta informacija ir prieš užsakant produktus ar paslaugas. *Kiti pavadinimai ir prekės ženklai gali būti laikomi kitų nuosavybe.

Dokumentai / Ištekliai

intel Klaidos pranešimas Registruotis Unloader FPGA IP Core [pdfVartotojo vadovas Klaidos pranešimų registras iškroviklio FPGA IP branduolys, klaida, pranešimų registras iškroviklis FPGA IP branduolys, registras iškroviklis FPGA IP branduolys, iškroviklis FPGA IP branduolys

Nuorodos

• Vartotojo vadovas