intel AN 496 Ús del nucli IP de l'oscil·lador intern
Ús del nucli IP de l'oscil·lador intern
Els dispositius Intel® compatibles ofereixen una característica única d'oscil·lador intern. Tal com es mostra al disseny exampEls que es descriuen en aquesta nota d'aplicació, els oscil·ladors interns són una elecció excel·lent per implementar dissenys que requereixen rellotge, estalviant així espai a bord i costos associats amb circuits de rellotge externs.
Informació relacionada
- Disseny Example per MAX® II
- Proporciona el disseny MAX® II files per a aquesta nota de sol·licitud (AN 496).
- Disseny Example per a MAX® V
- Proporciona el disseny MAX® V files per a aquesta nota de sol·licitud (AN 496).
- Disseny Example per a Intel MAX® 10
- Proporciona el disseny Intel MAX® 10 files per a aquesta nota de sol·licitud (AN 496).
Oscil·ladors interns
La majoria dels dissenys requereixen un rellotge per al funcionament normal. Podeu utilitzar el nucli IP de l'oscil·lador intern per a la font del rellotge amb finalitats de disseny d'usuari o depuració. Amb un oscil·lador intern, els dispositius Intel compatibles no requereixen circuits de rellotge externs. Per example, podeu utilitzar l'oscil·lador intern per complir els requisits de rellotge d'un controlador LCD, un controlador de bus de gestió del sistema (SMBus) o qualsevol altre protocol d'interfície, o per implementar un modulador d'amplada de pols. Això ajuda a minimitzar el recompte de components, l'espai de la placa i redueix el cost total del sistema. Podeu crear una instancia de l'oscil·lador intern sense crear la memòria flaix de l'usuari (UFM) utilitzant el nucli IP de l'oscil·lador dels dispositius Intel compatibles al programari Intel Quartus® Prime per a dispositius MAX® II i MAX V. Per als dispositius Intel MAX 10, els oscil·ladors estan separats de l'UFM. La freqüència de sortida de l'oscil·lador, osc, és una quarta part de la freqüència indivisa de l'oscil·lador intern.
Interval de freqüència per a dispositius Intel compatibles
| Dispositius | Rellotge de sortida des de l'oscil·lador intern (1) (MHz) |
| MAX II | 3.3 – 5.5 |
| MAX V | 3.9 – 5.3 |
| Intel MAX 10 | 55 – 116 (2), 35 – 77 (3) |
- El port de sortida per al nucli IP de l'oscil·lador intern és osc als dispositius MAX II i MAX V i clkout a tots els altres dispositius compatibles.
| Dispositius | Rellotge de sortida des de l'oscil·lador intern (1) (MHz) |
| Cyclone® III (4) | 80 (màxim) |
| Cicló IV | 80 (màxim) |
| El cicló V | 100 (màxim) |
| Cyclone Intel 10 GX | 100 (màxim) |
| Intel Cyclone 10 LP | 80 (màxim) |
| Arria® II GX | 100 (màxim) |
| Arria V | 100 (màxim) |
| Intel Arria 10 | 100 (màxim) |
| Stratix® V | 100 (màxim) |
| Intel Stratix 10 | 170 – 230 |
- El port de sortida per al nucli IP de l'oscil·lador intern és osc als dispositius MAX II i MAX V i clkout a tots els altres dispositius compatibles.
- Per a 10M02, 10M04, 10M08, 10M16 i 10M25.
- Per 10M40 i 10M50.
- Compatible amb el programari Intel Quartus Prime versió 13.1 i anteriors.
Oscil·lador intern com a part de l'UFM per a dispositius MAX II i MAX V
L'oscil·lador intern forma part del bloc Program Erase Control, que controla la programació i l'esborrat de l'UFM. El registre de dades conté les dades que s'han d'enviar o recuperar de l'UFM. El registre d'adreces conté l'adreça des de la qual es recuperen les dades o l'adreça a la qual s'escriuen les dades. L'oscil·lador intern per al bloc UFM s'habilita quan s'executa l'operació ERASE, PROGRAM i READ.
Descripció del pin per al nucli IP de l'oscil·lador intern
| Senyal | Descripció |
| obscè | Utilitzeu-lo per activar l'oscil·lador intern. Entrada alta per activar l'oscil·lador. |
| osc/clkout (5) | Sortida de l'oscil·lador intern. |
Ús de l'oscil·lador intern en dispositius MAX II i MAX V
L'oscil·lador intern té una única entrada, oscena, i una única sortida, osc. Per activar l'oscil·lador intern, utilitzeu oscena. Quan s'activa, un rellotge amb la freqüència està disponible a la sortida. Si l'oscena és baixa, la sortida de l'oscil·lador intern és alta constant.
Per crear una instancia de l'oscil·lador intern, seguiu aquests passos
- Al menú Eines del programari Intel Quartus Prime, feu clic a Catàleg IP.
- A la categoria Biblioteca, amplieu les funcions bàsiques i E/S.
- Seleccioneu l'oscil·lador MAX II/MAX V i després de fer clic a Afegeix, apareix l'Editor de paràmetres IP. Ara podeu seleccionar la freqüència de sortida de l'oscil·lador.
- A les biblioteques de simulació, el model fileS'enumeren les que s'han d'incloure. Feu clic a Següent.
- Seleccioneu el files'ha de crear. Feu clic a Finalitzar. El seleccionat files es creen i es pot accedir des de la sortida file carpeta. Després d'afegir el codi d'instanciació al fitxer file, l'entrada d'oscena s'ha de fer com un cable i assignar-se com a valor lògic de "1" per habilitar l'oscil·lador.
Ús de l'oscil·lador intern en tots els dispositius admesos (excepte els dispositius MAX II i MAX V)
L'oscil·lador intern té una única entrada, oscena, i una única sortida, osc. Per activar l'oscil·lador intern, utilitzeu oscena. Quan s'activa, un rellotge amb la freqüència està disponible a la sortida. Si l'oscena és baixa, la sortida de l'oscil·lador intern és una baixa constant.
Per crear una instancia de l'oscil·lador intern, seguiu aquests passos
- Al menú Eines del programari Intel Quartus Prime, feu clic a Catàleg IP.
- A la categoria Biblioteca, amplieu Funcions bàsiques i Programació de configuració.
- Seleccioneu Oscil·lador intern (o rellotge de configuració Intel FPGA S10 per a dispositius Intel Stratix 10) i després de fer clic a Afegeix, apareix l'Editor de paràmetres IP.
- Al quadre de diàleg Instància IP nova:
- Establiu el nom de nivell superior de la vostra IP.
- Seleccioneu la família de dispositius.
- Seleccioneu el dispositiu.
- Feu clic a D'acord.
- Per generar el HDL, feu clic a Genera HDL.
- Feu clic a Genera.
El seleccionat files es creen i es pot accedir des de la sortida file carpeta tal com s'especifica a la ruta del directori de sortida. Després d'afegir el codi d'instanciació al fitxer file, l'entrada d'oscena s'ha de fer com un cable i assignar-se com a valor lògic de "1" per habilitar l'oscil·lador.
Implementació
Podeu implementar aquests dissenys per exempleampamb dispositius MAX II, MAX V i Intel MAX 10, tots amb la funció d'oscil·lador intern. La implementació implica la demostració de la funció d'oscil·lador intern assignant la sortida de l'oscil·lador a un comptador i impulsant els pins d'E/S de propòsit general (GPIO) als dispositius MAX II, MAX V i Intel MAX 10.
Disseny Examplle 1: Orientació a una placa de demostració MDN-82 (dispositius MAX II)
Disseny Example 1 està fet per conduir els LED per crear un efecte de desplaçament, demostrant així l'oscil·lador intern mitjançant la placa de demostració MDN-82.
EPM240G Assignacions de pins per al disseny Example 1 Ús de la placa de demostració MDN-82
| Assignacions de pins EPM240G | |||
| Senyal | Pin | Senyal | Pin |
| d2 | Pin 69 | d3 | Pin 40 |
| d5 | Pin 71 | d6 | Pin 75 |
| d8 | Pin 73 | d10 | Pin 73 |
| d11 | Pin 75 | d12 | Pin 71 |
| d4_1 | Pin 85 | d4_2 | Pin 69 |
| d7_1 | Pin 87 | d7_2 | Pin 88 |
| d9_1 | Pin 89 | d9_2 | Pin 90 |
| sw9 | Pin 82 | — | — |
Assigna els pins no utilitzats com l'entrada s'indica al programari Intel Quartus Prime.
Per demostrar aquest disseny al tauler de demostració MDN-B2, seguiu aquests passos
- Enceneu el tauler de demostració (amb l'interruptor lliscant SW1).
- Descarregueu el disseny al MAX II CPLD a través de JTAG la capçalera JP5 a la placa de demostració i un cable de programació convencional (cable de port paral·lel Intel FPGA o cable de descàrrega Intel FPGA). Mantingueu premut SW4 al tauler de demostració abans i durant l'inici del procés de programació. Un cop hagi finalitzat, apagueu l'alimentació i traieu el JTAG connector.
- Observeu la seqüència de desplaçament dels LED dels LED vermells i dels LED bicolors. Si premeu SW9 a la placa de demostració, es desactiva l'oscil·lador intern i els LED de desplaçament es congelaran a les seves posicions actuals.
Disseny Example 2: Orientació a un kit de desenvolupament de dispositius MAX V
En Disseny ExampEn el 2, la freqüència de sortida de l'oscil·lador es divideix per 221 abans de marcar un comptador de 2 bits. La sortida d'aquest comptador de 2 bits s'utilitza per conduir els LED, demostrant així l'oscil·lador intern del kit de desenvolupament del dispositiu MAX V.
5M570Z Assignacions de pins per al disseny Example 2 Ús del kit de desenvolupament de dispositius MAX V
| Assignacions de pins 5M570Z | |||
| Senyal | Pin | Senyal | Pin |
| pb0 | M9 | LED[0] | P4 |
| osc | M4 | LED[1] | R1 |
| clk | P2 | — | — |
Per demostrar aquest disseny al kit de desenvolupament MAX V, seguiu aquests passos
- Connecteu el cable USB al connector USB per encendre el dispositiu.
- Descarregueu el disseny al dispositiu MAX V mitjançant el cable de descàrrega Intel FPGA integrat.
- Observeu els LED que parpellegen (LED[0] i LED[1]). Si premeu pb0 a la placa de demostració, es desactiva l'oscil·lador intern i els LED intermitents es congelaran en el seu estat actual.
Historial de revisions de documents per a AN 496: ús del nucli IP de l'oscil·lador intern
| Data | Versió | Canvis |
| novembre de 2017 | 2017.11.06 |
|
| novembre de 2014 | 2014.11.04 | S'ha actualitzat la freqüència per a l'oscil·lador intern indivis i el rellotge de sortida dels valors de freqüència de l'oscil·lador intern per a MAX 10 dispositius a la taula Interval de freqüències per a dispositius Altera admesos. |
| setembre 2014 | 2014.09.22 | S'han afegit MAX 10 dispositius. |
| Gener 2011 | 2.0 | S'ha actualitzat per incloure dispositius MAX V. |
| desembre 2007 | 1.0 | Alliberament inicial. |
ID: 683653
Versió: 2017.11.06
Documents/Recursos
 |
intel AN 496 Ús del nucli IP de l'oscil·lador intern [pdfInstruccions AN 496 utilitzant el nucli IP de l'oscil·lador intern, AN 496, utilitzant el nucli IP de l'oscil·lador intern, nucli IP de l'oscil·lador intern, nucli IP de l'oscil·lador, nucli IP, nucli |
