intel AN 496 з використанням IP-ядра внутрішнього генератора
Використання IP-ядра внутрішнього генератора
Підтримувані пристрої Intel® пропонують унікальну функцію внутрішнього генератора. Як показано на прикладі конструкціїampЯк описано в цій нотатці про застосування, внутрішні осцилятори є чудовим вибором для реалізації проектів, які вимагають тактування, тим самим заощаджуючи простір на платі та витрати, пов’язані із зовнішньою схемою тактування.
Пов'язана інформація
- Дизайн Прample для MAX® II
- Забезпечує дизайн MAX® II files для цієї примітки до програми (AN 496).
- Дизайн Прample для MAX® V
- Забезпечує дизайн MAX® V files для цієї примітки до програми (AN 496).
- Дизайн Прampдля Intel MAX® 10
- Забезпечує дизайн Intel MAX® 10 files для цієї примітки до програми (AN 496).
Внутрішні осцилятори
Для нормальної роботи більшості конструкцій потрібен годинник. Ви можете використовувати IP-ядро внутрішнього осцилятора як джерело тактового сигналу в розробці користувача або з метою налагодження. З внутрішнім генератором підтримувані пристрої Intel не потребують зовнішньої схеми тактування. наприкладampLe, ви можете використовувати внутрішній генератор, щоб задовольнити вимоги тактування РК-контролера, контролера системної шини керування (SMBus) або будь-якого іншого протоколу інтерфейсу, або реалізувати широтно-імпульсний модулятор. Це допомагає мінімізувати кількість компонентів, місце на платі та зменшує загальну вартість системи. Ви можете створити екземпляр внутрішнього генератора без створення екземпляра флеш-пам’яті користувача (UFM), використовуючи IP-ядро осцилятора підтримуваних пристроїв Intel у програмному забезпеченні Intel Quartus® Prime для пристроїв MAX® II і MAX V. Для пристроїв Intel MAX 10 осцилятори є окремими від UFM. Вихідна частота генератора, osc, становить одну чверть неподіленої частоти внутрішнього генератора.
Діапазон частот для підтримуваних пристроїв Intel
| Пристрої | Вихідний тактовий сигнал від внутрішнього генератора (1) (МГц) |
| МАКС II | 3.3 – 5.5 |
| МАКС В | 3.9 – 5.3 |
| Intel MAX 10 | 55 – 116 (2), 35 – 77 (3) |
- Вихідним портом для ядра внутрішнього IP-генератора є osc у пристроях MAX II і MAX V і clkout у всіх інших підтримуваних пристроях.
| Пристрої | Вихідний тактовий сигнал від внутрішнього генератора (1) (МГц) |
| Cyclone® III (4) | 80 (макс.) |
| Циклон IV | 80 (макс.) |
| Циклон V | 100 (макс.) |
| Intel Cyclone 10 GX | 100 (макс.) |
| Intel Cyclone 10 LP | 80 (макс.) |
| Arria® II GX | 100 (макс.) |
| Аррія В | 100 (макс.) |
| Intel Arria 10 | 100 (макс.) |
| Stratix® V | 100 (макс.) |
| Intel Stratix 10 | 170 – 230 |
- Вихідним портом для ядра внутрішнього IP-генератора є osc у пристроях MAX II і MAX V і clkout у всіх інших підтримуваних пристроях.
- Для 10M02, 10M04, 10M08, 10M16 і 10M25.
- Для 10М40 і 10М50.
- Підтримується програмним забезпеченням Intel Quartus Prime версії 13.1 і раніших.
Внутрішній генератор як частина UFM для пристроїв MAX II і MAX V
Внутрішній генератор є частиною блоку керування стиранням програми, який керує програмуванням і стиранням UFM. Реєстр даних містить дані для надсилання або отримання з UFM. Адресний реєстр містить адресу, з якої дані витягуються, або адресу, на яку дані записуються. Внутрішній генератор для блоку UFM вмикається, коли виконуються операції ERASE, PROGRAM і READ.
Опис контакту для IP-ядра внутрішнього генератора
| Сигнал | опис |
| непристойний | Використовуйте, щоб увімкнути внутрішній генератор. Введіть високий рівень, щоб увімкнути генератор. |
| osc/clkout (5) | Вихід внутрішнього генератора. |
Використання внутрішнього генератора в пристроях MAX II і MAX V
Внутрішній генератор має один вхід, oscena, і один вихід, osc. Щоб активувати внутрішній генератор, використовуйте oscena. При активації на виході стає доступним годинник із частотою. Якщо oscena знаходиться на низькому рівні, вихід внутрішнього генератора є постійним високим.
Щоб створити екземпляр внутрішнього генератора, виконайте такі дії
- У меню «Інструменти» програмного забезпечення Intel Quartus Prime клацніть «Каталог IP».
- У категорії «Бібліотека» розгорніть «Основні функції та введення/виведення».
- Виберіть осцилятор MAX II/MAX V і після натискання «Додати» з’явиться редактор IP-параметрів. Тепер ви можете вибрати вихідну частоту генератора.
- У бібліотеках моделювання модель files, які повинні бути включені, перераховані. Натисніть Далі.
- Виберіть files, які будуть створені. Натисніть Готово. Вибране files створюються, і до них можна отримати доступ із вихідних даних file папку. Після додавання коду екземпляра до file, вхід oscena повинен бути виконаний як дротовий і призначений як логічне значення «1», щоб увімкнути генератор.
Використання внутрішнього генератора в усіх підтримуваних пристроях (крім пристроїв MAX II і MAX V)
Внутрішній генератор має один вхід, oscena, і один вихід, osc. Щоб активувати внутрішній генератор, використовуйте oscena. При активації на виході стає доступним годинник із частотою. Якщо oscena знаходиться на низькому рівні, вихід внутрішнього генератора є постійним низьким.
Щоб створити екземпляр внутрішнього генератора, виконайте такі дії
- У меню «Інструменти» програмного забезпечення Intel Quartus Prime клацніть «Каталог IP».
- У категорії «Бібліотека» розгорніть «Основні функції та програмування конфігурації».
- Виберіть Internal Oscillator (або Intel FPGA S10 Configuration Clock для пристроїв Intel Stratix 10), і після натискання Add (Додати) з’явиться редактор IP-параметрів.
- У діалоговому вікні New IP Instance:
- Встановіть назву верхнього рівня для вашої IP-адреси.
- Виберіть сімейство пристроїв.
- Виберіть пристрій.
- Натисніть OK.
- Щоб створити HDL, натисніть Generate HDL.
- Натисніть Створити.
Вибране files створюються, і до них можна отримати доступ із вихідних даних file папку, як зазначено в шляху вихідного каталогу. Після додавання коду екземпляра до file, вхід oscena повинен бути виконаний як дротовий і призначений як логічне значення «1», щоб увімкнути генератор.
Реалізація
Ви можете реалізувати ці конструкції напрampз пристроями MAX II, MAX V і Intel MAX 10, усі з яких мають функцію внутрішнього генератора. Реалізація передбачає демонстрацію функції внутрішнього генератора шляхом призначення вихідного сигналу генератора лічильнику та управління контактами вводу-виводу загального призначення (GPIO) на пристроях MAX II, MAX V і Intel MAX 10.
Дизайн ПрampLe 1: Націлювання на демонстраційну плату MDN-82 (пристрої MAX II)
Дизайн Прample 1 створено для керування світлодіодами для створення ефекту прокручування, тим самим демонструючи внутрішній генератор за допомогою демонстраційної плати MDN-82.
EPM240G Призначення контактів для дизайну Example 1 Використання демонстраційної плати MDN-82
| Призначення контактів EPM240G | |||
| Сигнал | Pin | Сигнал | Pin |
| d2 | Шпилька 69 | d3 | Шпилька 40 |
| d5 | Шпилька 71 | d6 | Шпилька 75 |
| d8 | Шпилька 73 | d10 | Шпилька 73 |
| d11 | Шпилька 75 | d12 | Шпилька 71 |
| d4_1 | Шпилька 85 | d4_2 | Шпилька 69 |
| d7_1 | Шпилька 87 | d7_2 | Шпилька 88 |
| d9_1 | Шпилька 89 | d9_2 | Шпилька 90 |
| sw9 | Шпилька 82 | — | — |
Призначте невикористані контакти як вхідні дані, указані в програмному забезпеченні Intel Quartus Prime.
Щоб продемонструвати цей дизайн на демонстраційній платі MDN-B2, виконайте такі дії
- Увімкніть живлення демонстраційної плати (за допомогою перемикача SW1).
- Завантажте дизайн на MAX II CPLD через JTAG роз’єм JP5 на демонстраційній платі та звичайний кабель для програмування (Intel FPGA Parallel Port Cable або Intel FPGA Download Cable). Утримуйте SW4 на демонстраційній платі натиснутою до та під час початку процесу програмування. Після завершення вимкніть живлення та вийміть JTAG роз'єм.
- Зверніть увагу на послідовність прокручування світлодіодів на червоних і двоколірних світлодіодах. Натискання SW9 на демонстраційній платі вимикає внутрішній генератор, а світлодіоди, що прокручуються, завмирають на своїх поточних позиціях.
Дизайн ПрampLe 2: Орієнтація на MAX V Device Development Kit
У Design Examp2, вихідна частота генератора ділиться на 221 перед тактуванням 2-бітового лічильника. Вихід цього 2-розрядного лічильника використовується для керування світлодіодами, тим самим демонструючи внутрішній генератор у наборі для розробки пристроїв MAX V.
5M570Z Призначення контактів для дизайну Example 2 Використання комплекту розробки пристроїв MAX V
| Призначення контактів 5M570Z | |||
| Сигнал | Pin | Сигнал | Pin |
| pb0 | M9 | LED[0] | P4 |
| осц | M4 | LED[1] | R1 |
| clk | P2 | — | — |
Щоб продемонструвати цей дизайн на комплекті розробки MAX V, виконайте такі дії
- Підключіть кабель USB до роз’єму USB, щоб увімкнути пристрій.
- Завантажте дизайн на пристрій MAX V через вбудований кабель для завантаження Intel FPGA.
- Зверніть увагу на блимання світлодіодів (LED[0] і LED[1]). Натискання pb0 на демонстраційній платі вимикає внутрішній генератор, і миготливі світлодіоди зависають у своєму поточному стані.
Історія версій документа для AN 496: використання IP-ядра внутрішнього генератора
| Дата | Версія | Зміни |
| Листопад 2017 року | 2017.11.06 |
|
| Листопад 2014 року | 2014.11.04 | Оновлено частоту для нерозділеного внутрішнього генератора та тактового сигналу на виході зі значень частоти внутрішнього генератора для пристроїв MAX 10 у таблиці «Діапазон частот для підтримуваних пристроїв Altera». |
| вересень 2014 р | 2014.09.22 | Додано МАКСИМУМ 10 пристроїв. |
| Січень 2011 | 2.0 | Оновлено, щоб включити пристрої MAX V. |
| грудень 2007 р | 1.0 | Початковий випуск. |
ID: 683653
Версія: 2017.11.06
Документи / Ресурси
 |
intel AN 496 з використанням IP-ядра внутрішнього генератора [pdfІнструкції AN 496 з використанням IP-ядра внутрішнього генератора, AN 496, використання IP-ядра внутрішнього генератора, IP-ядра внутрішнього генератора, IP-ядра генератора, IP-ядра, ядра |
