intel AN 496 Korištenje IP jezgre internog oscilatora

Korištenje IP jezgre internog oscilatora

Podržani Intel® uređaji nude jedinstvenu značajku unutarnjeg oscilatora. Kao što je prikazano u dizajnu prampKako je opisano u ovoj bilješci o aplikaciji, unutarnji oscilatori čine izvrstan izbor za implementaciju dizajna koji zahtijevaju taktiranje, čime se štedi prostor na ploči i troškovi povezani s vanjskim strujnim krugovima za taktiranje.

Povezane informacije

• Dizajn Example za MAX® II
  • Pruža dizajn MAX® II files za ovu napomenu o aplikaciji (AN 496).
• Dizajn Example za MAX® V
  • Pruža MAX® V dizajn files za ovu napomenu o aplikaciji (AN 496).
• Dizajn Example za Intel MAX® 10
  • Pruža Intel MAX® 10 dizajn files za ovu napomenu o aplikaciji (AN 496).

Unutarnji oscilatori

Većina dizajna zahtijeva sat za normalan rad. IP jezgru internog oscilatora možete koristiti kao izvor takta u korisničkom dizajnu ili u svrhe otklanjanja pogrešaka. S unutarnjim oscilatorom, podržani Intelovi uređaji ne zahtijevaju vanjski sklop za taktiranje. Na primjerample, možete koristiti interni oscilator da ispunite zahtjeve takta LCD kontrolera, kontrolera sabirnice za upravljanje sustavom (SMBus) ili bilo kojeg drugog protokola sučelja, ili da implementirate modulator širine pulsa. Ovo pomaže smanjiti broj komponenti, prostor na ploči i smanjuje ukupne troškove sustava. Možete instancirati interni oscilator bez instanciranja korisničke flash memorije (UFM) korištenjem IP jezgre oscilatora podržanih Intelovih uređaja u softveru Intel Quartus® Prime za MAX® II i MAX V uređaje. Za Intel MAX 10 uređaje, oscilatori su odvojeni od UFM. Izlazna frekvencija oscilatora, osc, jedna je četvrtina nepodijeljene frekvencije unutarnjeg oscilatora.

Frekvencijski raspon za podržane Intel uređaje

Uređaji	Izlazni takt iz internog oscilatora (1) (MHz)
MAXII	3.3 – 5.5
MAX V	3.9 – 5.3
Intel MAX 10	55 – 116 (2), 35 – 77 (3)

1. Izlazni priključak za IP jezgru internog oscilatora je osc u uređajima MAX II i MAX V, a clkout u svim ostalim podržanim uređajima.

Uređaji	Izlazni takt iz internog oscilatora (1) (MHz)
Cyclone® III (4)	80 (maks.)
Ciklona IV	80 (maks.)
Ciklon V	100 (maks.)
Intel Cyclone 10 GX	100 (maks.)
Intel Cyclone 10 LP	80 (maks.)
Arria® II GX	100 (maks.)
Arria V	100 (maks.)
Intel Arria 10	100 (maks.)
Stratix® V	100 (maks.)
Intel Stratix 10	170 – 230

1. Izlazni priključak za IP jezgru internog oscilatora je osc u uređajima MAX II i MAX V, a clkout u svim ostalim podržanim uređajima.
2. Za 10M02, 10M04, 10M08, 10M16 i 10M25.
3. Za 10M40 i 10M50.
4. Podržano u verziji softvera Intel Quartus Prime 13.1 i starijim.

Interni oscilator kao dio UFM za MAX II i MAX V uređaje

Unutarnji oscilator dio je bloka za kontrolu brisanja programa, koji kontrolira programiranje i brisanje UFM-a. Registar podataka sadrži podatke koji se šalju ili dohvaćaju iz UFM-a. Adresni registar sadrži adresu s koje se podaci dohvaćaju ili adresu na koju se podaci upisuju. Interni oscilator za UFM blok je omogućen kada se izvrše operacije ERASE, PROGRAM i READ.

Opis pina za IP jezgru internog oscilatora

Signal	Opis
opscene	Koristite za uključivanje unutarnjeg oscilatora. Ulaz visoko za uključivanje oscilatora.
osc/clkout (5)	Izlaz internog oscilatora.

Korištenje unutarnjeg oscilatora u uređajima MAX II i MAX V

Interni oscilator ima jedan ulaz, oscena, i jedan izlaz, osc. Za aktiviranje unutarnjeg oscilatora koristite oscenu. Kada se aktivira, sat s frekvencijom je dostupan na izlazu. Ako je oscena niska, izlaz internog oscilatora je konstantno visok.

Da biste pokrenuli unutarnji oscilator, slijedite ove korake

1. Na izborniku Alati softvera Intel Quartus Prime kliknite IP Catalog.
2. U kategoriji Biblioteka proširite Osnovne funkcije i I/O.
3. Odaberite MAX II/MAX V oscilator i nakon klika na Add pojavit će se uređivač IP parametara. Sada možete odabrati izlaznu frekvenciju oscilatora.
4. U bibliotekama simulacija, model filekoji moraju biti uključeni su navedeni. Pritisnite Dalje.
5. Odaberite filetreba stvoriti. Pritisnite Završi. Odabrani files se stvaraju i može im se pristupiti iz izlaza file mapa. Nakon što se kod za instanciranje doda u file, oscena ulaz mora biti napravljen kao žica i dodijeljena mu je logička vrijednost "1" da bi se omogućio oscilator.

Korištenje internog oscilatora u svim podržanim uređajima (osim MAX II i MAX V uređaja)

Interni oscilator ima jedan ulaz, oscena, i jedan izlaz, osc. Za aktiviranje unutarnjeg oscilatora koristite oscenu. Kada se aktivira, sat s frekvencijom je dostupan na izlazu. Ako je oscena niska, izlaz internog oscilatora je konstantno nizak.

Da biste pokrenuli unutarnji oscilator, slijedite ove korake

1. Na izborniku Alati softvera Intel Quartus Prime kliknite IP Catalog.
2. U kategoriji Biblioteka proširite Osnovne funkcije i programiranje konfiguracije.
3. Odaberite Internal Oscillator (ili Intel FPGA S10 Configuration Clock za Intel Stratix 10 uređaje) i nakon što kliknete Add, pojavit će se uređivač IP parametara.
4. U dijaloškom okviru Nova IP instanca:
   • Postavite naziv vaše IP adrese najviše razine.
   • Odaberite obitelj uređaja.
   • Odaberite uređaj.
5. Pritisnite OK.
6. Za generiranje HDL-a kliknite Generiraj HDL.
7. Pritisnite Generiraj.

Odabrani files se stvaraju i može im se pristupiti iz izlaza file mapu kako je navedeno u stazi izlaznog direktorija. Nakon što se kod za instanciranje doda u file, oscena ulaz mora biti napravljen kao žica i dodijeljena mu je logička vrijednost "1" da bi se omogućio oscilator.

Provedba

Možete implementirati ovaj dizajn npramps uređajima MAX II, MAX V i Intel MAX 10, od kojih svi imaju značajku unutarnjeg oscilatora. Implementacija uključuje demonstraciju funkcije internog oscilatora dodjeljivanjem izlaza oscilatora brojaču i pokretanjem pinova opće namjene I/O (GPIO) na uređajima MAX II, MAX V i Intel MAX 10.

Dizajn Example 1: Ciljanje MDN-82 demo ploče (MAX II uređaji)

Dizajn Example 1 je napravljen da pokreće LED diode za stvaranje efekta pomicanja, čime se demonstrira unutarnji oscilator pomoću demo ploče MDN-82.

EPM240G Dodjela pinova za dizajn Example 1 Korištenje demo ploče MDN-82

EPM240G Dodjela pinova
Signal	Pin	Signal	Pin
d2	Pribadača 69	d3	Pribadača 40
d5	Pribadača 71	d6	Pribadača 75
d8	Pribadača 73	d10	Pribadača 73
d11	Pribadača 75	d12	Pribadača 71
d4_1	Pribadača 85	d4_2	Pribadača 69
d7_1	Pribadača 87	d7_2	Pribadača 88
d9_1	Pribadača 89	d9_2	Pribadača 90
sw9	Pribadača 82	—	—

Dodijelite neiskorištene pinove Kao unos trostruko navedeno u softveru Intel Quartus Prime.

Da biste demonstrirali ovaj dizajn na demo ploči MDN-B2, slijedite ove korake

1. Uključite napajanje demo ploče (pomoću klizne sklopke SW1).
2. Preuzmite dizajn na MAX II CPLD putem JTAG zaglavlje JP5 na demo ploči i uobičajeni kabel za programiranje (Intel FPGA Parallel Port Cable ili Intel FPGA Download Cable). Držite SW4 na demo ploči pritisnut prije i tijekom početka procesa programiranja. Nakon što završi, isključite napajanje i uklonite JTAG konektor.
3. Promatrajte slijed pomicanja LED dioda na crvenim LED diodama i dvobojnim LED diodama. Pritiskom na SW9 na demo ploči onemogućuje se interni oscilator i LED diode koje se pomiču zamrznut će se na svojim trenutnim položajima.

Dizajn Example 2: Ciljanje na MAX V Device Development Kit

U Design Example 2, izlazna frekvencija oscilatora dijeli se s 221 prije taktiranja 2-bitnog brojača. Izlaz ovog 2-bitnog brojača koristi se za pokretanje LED dioda, čime se demonstrira unutarnji oscilator na razvojnom kompletu uređaja MAX V.

5M570Z Dodjela pinova za dizajn Example 2 Korištenje kompleta za razvoj uređaja MAX V

5M570Z Dodjela pinova
Signal	Pin	Signal	Pin
pb0	M9	LED [0]	P4
osc	M4	LED [1]	R1
clk	P2	—	—

Da biste demonstrirali ovaj dizajn na razvojnom kompletu MAX V, slijedite ove korake

1. Priključite USB kabel u USB konektor kako biste uključili uređaj.
2. Preuzmite dizajn na MAX V uređaj putem ugrađenog Intel FPGA kabela za preuzimanje.
3. Promatrajte trepćuće LED diode (LED[0] i LED[1]). Pritiskom na pb0 na demo ploči onemogućuje se unutarnji oscilator i trepćuće LED diode će se zamrznuti u svom trenutnom stanju.

Povijest revizija dokumenta za AN 496: Korištenje IP jezgre internog oscilatora

Datum	Verzija	Promjene
studeni 2017	2017.11.06	Dodana podrška za sljedeće uređaje: Ciklona III Ciklona IV Ciklon V Intel Cyclone 10 GX Intel Cyclone 10 LP Arria II GX Arria V Intel Arria 10 Stratix V Intel Stratix 10 Promijenio naslov dokumenta iz Korištenje internog oscilatora u seriji Altera MAX do Korištenje IP jezgre internog oscilatora uključiti druge podržane uređaje. Preimenovan u Intel.
studeni 2014	2014.11.04	Ažurirana je frekvencija za nepodijeljeni unutarnji oscilator i izlazni takt iz vrijednosti frekvencije internog oscilatora za MAX 10 uređaja u tablici Frekvencijski raspon za podržane Altera uređaje.
rujna 2014	2014.09.22	Dodano MAX 10 uređaja.
siječnja 2011	2.0	Ažurirano za uključivanje MAX V uređaja.
prosinac 2007	1.0	Početno izdanje.

ID: 683653
Verzija: 2017.11.06

Dokumenti / Resursi

intel AN 496 Korištenje IP jezgre internog oscilatora [pdfUpute AN 496 Korištenje IP jezgre internog oscilatora, AN 496, Korištenje IP jezgre internog oscilatora, IP jezgre internog oscilatora, IP jezgre oscilatora, IP jezgre, jezgre

Reference

• korisnički priručnik