intel AN 496 Barne Osziladorearen IP Nukleoa erabiliz
Barne Osziladorearen IP Nukleoa erabiliz
Onartutako Intel® gailuek barne-osziladorearen ezaugarri berezia eskaintzen dute. Diseinuan erakusten den bezala, adibidezampAplikazio-ohar honetan deskribatutakoak, barne-osziladoreek aukera bikaina egiten dute erlojua behar duten diseinuak ezartzeko, eta horrela, kanpoko erloju-zirkuituekin lotutako lekua eta kostuak aurrezten dituzte.
Lotutako informazioa
- Diseinua AdibampMAX® II-rako le
- MAX® II diseinua eskaintzen du files aplikazio-ohar honetarako (AN 496).
- Diseinua Adibample MAX® V-rako
- MAX® V diseinua eskaintzen du files aplikazio-ohar honetarako (AN 496).
- Diseinua AdibampIntel MAX® 10-rako le
- Intel MAX® 10 diseinua eskaintzen du files aplikazio-ohar honetarako (AN 496).
Barne osziladoreak
Diseinu gehienek erloju bat behar dute funtzionamendu arrunterako. Barne osziladorearen IP nukleoa erabil dezakezu erloju-iturbururako erabiltzailearen diseinuan edo arazketa helburuetan. Barne osziladore batekin, onartzen diren Intel gailuek ez dute kanpoko erloju-zirkuiturik behar. AdibidezampIzan ere, barne-osziladorea erabil dezakezu LCD kontrolagailu baten, sistema kudeatzeko busaren (SMBus) kontrolagailuaren edo beste edozein interfaze-protokoloren erloju-eskakizuna betetzeko edo pultsu-zabalera modulatzaile bat ezartzeko. Horrek osagaien kopurua murrizten laguntzen du, plaken espazioa eta sistemaren kostu osoa murrizten du. Barne osziladorea instantzia dezakezu erabiltzailearen flash memoria (UFM) instantziatu gabe, onartzen diren Intel gailuen osziladorearen IP nukleoa Intel Quartus® Prime softwarean MAX® II eta MAX V gailuetarako. Intel MAX 10 gailuetarako, osziladoreak UFMtik bereizten dira. Osziladorearen irteerako maiztasuna, osc, barne osziladorearen maiztasun zatigabearen laurdena da.
Onartutako Intel gailuetarako maiztasun barrutia
| Gailuak | Irteera erlojua Barne osziladoretik (1) (MHz) |
| MAXII | 3.3-5.5 |
| MAX V | 3.9-5.3 |
| Intel MAX 10 | 55 – 116 (2), 35 – 77 (3) |
- Barne osziladorearen IP nukleoaren irteerako ataka osc da MAX II eta MAX V gailuetan, eta onartutako gainerako gailu guztietan clkout.
| Gailuak | Irteera erlojua Barne osziladoretik (1) (MHz) |
| Cyclone® III (4) | 80 (gehienez) |
| Zikloia IV | 80 (gehienez) |
| V zikloia | 100 (gehienez) |
| Intel Cyclone 10 GX | 100 (gehienez) |
| Intel Cyclone 10 LP | 80 (gehienez) |
| Arria® II GX | 100 (gehienez) |
| Arria V | 100 (gehienez) |
| Intel Arria 10 | 100 (gehienez) |
| Stratix® V | 100 (gehienez) |
| Intel Stratix 10 | 170-230 |
- Barne osziladorearen IP nukleoaren irteerako ataka osc da MAX II eta MAX V gailuetan, eta onartutako gainerako gailu guztietan clkout.
- 10M02, 10M04, 10M08, 10M16 eta 10M25etarako.
- 10M40 eta 10M50etarako.
- Intel Quartus Prime softwarearen 13.1 bertsioan eta aurrekoetan onartzen da.
Barne osziladorea MAX II eta MAX V gailuetarako UFMren zati gisa
Barne osziladorea Program Erase Control blokearen parte da, UFM-aren programazioa eta ezabaketa kontrolatzen dituena. Datu-erregistroak UFMtik bidali edo berreskuratu beharreko datuak gordetzen ditu. Helbideen erregistroak datuak berreskuratzen diren helbidea edo datuak idazten diren helbidea gordetzen du. UFM blokearen barne-osziladorea gaituta dago ERASE, PROGRAM eta READ eragiketa exekutatzen denean.
Pin deskribapena Barne Osziladorearen IP Nukleorako
| Seinalea | Deskribapena |
| lizun | Erabili barne osziladorea gaitzeko. Sarrera altua osziladorea gaitzeko. |
| osc/clkout (5) | Barne osziladorearen irteera. |
Barne osziladorea erabiltzea MAX II eta MAX V gailuetan
Barne osziladoreak sarrera bakarra du, oscena, eta irteera bakarra, osc. Barne osziladorea aktibatzeko, erabili oscena. Aktibatzen denean, maiztasuna duen erloju bat eskuragarri jartzen da irteeran. Oscena baxua gidatzen bada, barne osziladorearen irteera altua konstantea da.
Barne osziladorea instantziatzeko, jarraitu urrats hauek
- Intel Quartus Prime softwareko Tresnak menuan, egin klik IP Katalogoan.
- Liburutegia kategorian, zabaldu Oinarrizko Funtzioak eta I/O.
- Hautatu MAX II/MAX V osziladorea eta Gehitu sakatu ondoren, IP parametroen editorea agertzen da. Orain osziladorearen irteerako maiztasuna hauta dezakezu.
- Simulazio Liburutegietan, eredua filesartu behar diren s zerrendatzen dira. Sakatu Hurrengoa.
- Hautatu filesortu beharrekoak. Sakatu Amaitu. Hautatuak files sortzen dira eta irteeratik atzitu daitezke file karpeta. Instantziazio kodea gehitu ondoren file, oscena sarrera hari gisa egin behar da eta "1" balio logiko gisa esleitu behar da osziladorea gaitzeko.
Onartutako gailu guztietan barneko osziladorea erabiltzea (MAX II eta MAX V gailuetan izan ezik)
Barne osziladoreak sarrera bakarra du, oscena, eta irteera bakarra, osc. Barne osziladorea aktibatzeko, erabili oscena. Aktibatzen denean, maiztasuna duen erloju bat eskuragarri jartzen da irteeran. Oscena baxua gidatzen bada, barneko osziladorearen irteera baxu konstantea da.
Barne osziladorea instantziatzeko, jarraitu urrats hauek
- Intel Quartus Prime softwareko Tresnak menuan, egin klik IP Katalogoan.
- Liburutegia kategorian, zabaldu Oinarrizko Funtzioak eta Konfigurazio Programazioa.
- Hautatu Barne Osziladorea (edo Intel FPGA S10 Konfigurazio Erlojua Intel Stratix 10 gailuetarako) eta Gehitu sakatu ondoren, IP parametroen editorea agertzen da.
- IP Instantzia berria elkarrizketa-koadroan:
- Ezarri zure IParen goi-mailako izena.
- Hautatu Gailuaren familia.
- Hautatu Gailua.
- Sakatu Ados.
- HDL sortzeko, egin klik Sortu HDL.
- Sakatu Sortu.
Hautatuak files sortzen dira eta irteeratik atzitu daitezke file karpeta irteerako direktorio-bidean zehaztutako moduan. Instantziazio kodea gehitu ondoren file, oscena sarrera hari gisa egin behar da eta "1" balio logiko gisa esleitu behar da osziladorea gaitzeko.
Ezarpena
Diseinu hauek ezar ditzakezu adibidezampMAX II, MAX V eta Intel MAX 10 gailuekin, guztiek barne osziladorearen funtzioa dute. Inplementatzeak barneko osziladorearen funtzioaren erakustaldia dakar, osziladorearen irteera kontagailu bati esleitu eta helburu orokorreko I/O (GPIO) pinak gidatzen MAX II, MAX V eta Intel MAX 10 gailuetan.
Diseinua Adibamp1. zenbakia: MDN-82 Demo taula bat bideratzea (MAX II gailuak)
Diseinua Adibample 1 LEDak gidatzeko egina dago korritze-efektua sortzeko, eta horrela barne-osziladorea erakusten du MDN-82 demo plaka erabiliz.
EPM240G Pin-esleipenak Diseinurako Adibample 1 MDN-82 Demo Board erabiliz
| EPM240G Pin-esleipenak | |||
| Seinalea | Pin | Seinalea | Pin |
| d2 | 69 pin | d3 | 40 pin |
| d5 | 71 pin | d6 | 75 pin |
| d8 | 73 pin | d10 | 73 pin |
| d11 | 75 pin | d12 | 71 pin |
| d4_1 | 85 pin | d4_2 | 69 pin |
| d7_1 | 87 pin | d7_2 | 88 pin |
| d9_1 | 89 pin | d9_2 | 90 pin |
| sw9 | 82 pin | — | — |
Esleitu erabili gabeko pinak Intel Quartus Prime softwarean hiru sarrera adierazi bezala.
Diseinu hau MDN-B2 demo taulan erakusteko, jarraitu urrats hauek
- Piztu demo plaka (SW1 etengailua erabiliz).
- Deskargatu diseinua MAX II CPLDra JTAG JP5 goiburua demo-taulan eta ohiko programazio-kable bat (Intel FPGA Parallel Port Cable edo Intel FPGA Download Cable). Mantendu SW4 demo-taulan sakatuta programazio-prozesua hasi aurretik eta bitartean. Amaitu ondoren, itzali eta kendu JTAG konektorea.
- Behatu korritze LED sekuentzia LED gorrietan eta bi koloretako LEDetan. Demo-taulan SW9 sakatzean barneko osziladorea desgaitu egiten da eta korritze LEDak uneko posizioetan izoztuko dira.
Diseinua Adibamp2. zenbakia: MAX V gailuen garapen-kit bat bideratzea
Diseinuan Adibamp2, osziladorearen irteerako maiztasuna 221ekin zatitzen da 2 biteko kontagailu bat erlojuaren aurretik. 2 biteko kontagailu honen irteera LEDak gidatzeko erabiltzen da, eta horrela MAX V gailuaren garapen-kitaren barne-osziladorea erakusten du.
5M570Z Diseinurako Pin-esleipenak Adibample 2 MAX V Device Development Kit-a erabiliz
| 5M570Z Pin-esleipenak | |||
| Seinalea | Pin | Seinalea | Pin |
| pb0 | M9 | LED[0] | P4 |
| osc | M4 | LED[1] | R1 |
| clk | P2 | — | — |
Diseinu hau MAX V garapen-kitean erakusteko, jarraitu urrats hauek
- Konektatu USB kablea USB konektorean gailua pizteko.
- Deskargatu diseinua MAX V gailura txertatutako Intel FPGA deskarga-kablearen bidez.
- Behatu keinuka ari diren LEDak (LED[0] eta LED[1]). Demo-taulan pb0 sakatzean barneko osziladorea desgaitzen da eta keinuka duten LEDak uneko egoeran izoztuko dira.
AN 496 dokumentuaren berrikuspen-historia: barneko osziladorearen IP nukleoa erabiliz
| Data | Bertsioa | Aldaketak |
| 2017eko azaroa | 2017.11.06 |
|
| 2014eko azaroa | 2014.11.04 | Banatu gabeko barne-osziladorearen eta irteerako erlojuaren maiztasuna eguneratu da MAX 10 gailuen barne-osziladorearen maiztasun-balioetatik abiatuta Onartutako Altera gailuen maiztasun-barrutia taulan. |
| 2014ko iraila | 2014.09.22 | MAX 10 gailu gehitu dira. |
| 2011eko urtarrila | 2.0 | Eguneratu da MAX V gailuak sartzeko. |
| 2007ko abendua | 1.0 | Hasierako kaleratzea. |
ID: 683653
Bertsioa: 2017.11.06
Dokumentuak / Baliabideak
 |
intel AN 496 Barne Osziladorearen IP Nukleoa erabiliz [pdfArgibideak AN 496 Barne Osziladorearen IP Nukleoa erabiliz, AN 496, Barne Osziladorearen IP Nukleoa erabiliz, Barne Osziladorearen IP Nukleoa, Osziladorearen IP Nukleoa, IP Nukleoa, Nukleoa |
