intel AN 496 z uporabo jedra IP notranjega oscilatorja

Uporaba jedra IP notranjega oscilatorja

Podprte naprave Intel® ponujajo edinstveno funkcijo notranjega oscilatorja. Kot je prikazano v zasnovi nprampKot je opisano v tej opombi o aplikaciji, so notranji oscilatorji odlična izbira za izvedbo zasnov, ki zahtevajo taktiranje, s čimer prihranijo prostor na vozilu in stroške, povezane z zunanjim taktnim vezjem.

Povezane informacije

• Oblikovanje Example za MAX® II
  • Zagotavlja dizajn MAX® II files za to opombo o aplikaciji (AN 496).
• Oblikovanje Example za MAX® V
  • Zagotavlja dizajn MAX® V files za to opombo o aplikaciji (AN 496).
• Oblikovanje Example za Intel MAX® 10
  • Zagotavlja zasnovo Intel MAX® 10 files za to opombo o aplikaciji (AN 496).

Notranji oscilatorji

Večina modelov zahteva uro za normalno delovanje. Jedro IP notranjega oscilatorja lahko uporabite za vir takta pri načrtovanju uporabnika ali za namene odpravljanja napak. Z notranjim oscilatorjem podprte naprave Intel ne potrebujejo zunanjega taktnega vezja. Na primerample, lahko uporabite notranji oscilator, da izpolnite zahteve glede takta krmilnika LCD, krmilnika vodila za upravljanje sistema (SMBus) ali katerega koli drugega vmesniškega protokola ali da implementirate modulator širine impulza. To pomaga zmanjšati število komponent, prostor na plošči in zmanjša skupne stroške sistema. Notranji oscilator lahko ustvarite brez instanciranja uporabniškega bliskovnega pomnilnika (UFM) z uporabo jedra IP oscilatorja podprtih naprav Intel v programski opremi Intel Quartus® Prime za naprave MAX® II in MAX V. Pri napravah Intel MAX 10 so oscilatorji ločeni od UFM. Izhodna frekvenca oscilatorja, osc, je ena četrtina nerazdeljene frekvence notranjega oscilatorja.

Frekvenčno območje za podprte naprave Intel

Naprave	Izhodni takt iz notranjega oscilatorja (1) (MHz)
MAX II	3.3 – 5.5
MAX V	3.9 – 5.3
Intel MAX 10	55 – 116 (2), 35 – 77 (3)

1. Izhodna vrata za jedro IP notranjega oscilatorja so osc v napravah MAX II in MAX V ter clkout v vseh drugih podprtih napravah.

Naprave	Izhodni takt iz notranjega oscilatorja (1) (MHz)
Cyclone® III (4)	80 (največ)
Ciklon IV	80 (največ)
Ciklon V	100 (največ)
Intel Cyclone 10 GX	100 (največ)
Intel Cyclone 10 LP	80 (največ)
Arria® II GX	100 (največ)
Arria V	100 (največ)
Intel Arria 10	100 (največ)
Stratix® V	100 (največ)
Intel Stratix 10	170 – 230

1. Izhodna vrata za jedro IP notranjega oscilatorja so osc v napravah MAX II in MAX V ter clkout v vseh drugih podprtih napravah.
2. Za 10M02, 10M04, 10M08, 10M16 in 10M25.
3. Za 10M40 in 10M50.
4. Podprto v različici programske opreme Intel Quartus Prime 13.1 in starejših.

Notranji oscilator kot del UFM za naprave MAX II in MAX V

Notranji oscilator je del bloka Program Erase Control, ki nadzoruje programiranje in brisanje UFM. Register podatkov vsebuje podatke, ki jih je treba poslati ali pridobiti iz UFM. Naslovni register vsebuje naslov, s katerega so podatki pridobljeni, ali naslov, na katerega so podatki zapisani. Notranji oscilator za blok UFM je omogočen, ko se izvedejo operacije ERASE, PROGRAM in READ.

Pin Opis za jedro IP notranjega oscilatorja

Signal	Opis
oscena	Uporabite za omogočanje notranjega oscilatorja. Vhod visoko, da omogočite oscilator.
osc/clkout (5)	Izhod notranjega oscilatorja.

Uporaba notranjega oscilatorja v napravah MAX II in MAX V

Notranji oscilator ima en sam vhod, oscena, in en sam izhod, osc. Za aktiviranje notranjega oscilatorja uporabite osceno. Ko je aktiviran, je na izhodu na voljo ura s frekvenco. Če je oscena nizka, je izhod notranjega oscilatorja konstantno visok.

Če želite instancirati notranji oscilator, sledite tem korakom

1. V meniju Orodja programske opreme Intel Quartus Prime kliknite Katalog IP.
2. Pod kategorijo Knjižnica razširite Osnovne funkcije in V/I.
3. Izberite MAX II/MAX V oscilator in po kliku Add se prikaže urejevalnik parametrov IP. Zdaj lahko izberete izhodno frekvenco oscilatorja.
4. V simulacijskih knjižnicah model fileki jih je treba vključiti, so navedeni. Kliknite Naprej.
5. Izberite fileje treba ustvariti. Kliknite Dokončaj. Izbrani fileso ustvarjeni in do njih lahko dostopate iz izhoda file mapo. Ko je instanciacijska koda dodana v file, mora biti vhod oscena narejen kot žica in dodeljena kot logična vrednost "1", da se omogoči oscilator.

Uporaba notranjega oscilatorja v vseh podprtih napravah (razen naprav MAX II in MAX V)

Notranji oscilator ima en sam vhod, oscena, in en sam izhod, osc. Za aktiviranje notranjega oscilatorja uporabite osceno. Ko je aktiviran, je na izhodu na voljo ura s frekvenco. Če je oscena nizka, je izhod notranjega oscilatorja konstantno nizek.

Če želite instancirati notranji oscilator, sledite tem korakom

1. V meniju Orodja programske opreme Intel Quartus Prime kliknite Katalog IP.
2. Pod kategorijo Knjižnica razširite Osnovne funkcije in programiranje konfiguracije.
3. Izberite Internal Oscillator (ali Intel FPGA S10 Configuration Clock za naprave Intel Stratix 10) in po kliku Add se prikaže urejevalnik parametrov IP.
4. V pogovornem oknu Nov primerek IP:
   • Nastavite ime najvišje ravni za vaš IP.
   • Izberite družino naprav.
   • Izberite napravo.
5. Kliknite OK.
6. Če želite ustvariti HDL, kliknite Generate HDL.
7. Kliknite Ustvari.

Izbrani fileso ustvarjeni in do njih lahko dostopate iz izhoda file mapo, kot je določeno v poti izhodnega imenika. Ko je instanciacijska koda dodana v file, mora biti vhod oscena narejen kot žica in dodeljena kot logična vrednost "1", da se omogoči oscilator.

Izvedba

Te zasnove lahko izvedete nprampz napravami MAX II, MAX V in Intel MAX 10, ki imajo vse funkcijo notranjega oscilatorja. Implementacija vključuje predstavitev funkcije notranjega oscilatorja z dodelitvijo izhoda oscilatorja števcu in poganjanjem zatičev za splošne namene V/I (GPIO) na napravah MAX II, MAX V in Intel MAX 10.

Oblikovanje Example 1: Ciljanje na demo ploščo MDN-82 (naprave MAX II)

Oblikovanje Example 1 je narejen tako, da poganja LED diode, da ustvari učinek drsenja, s čimer demonstrira notranji oscilator z demo ploščo MDN-82.

EPM240G Dodelitve zatičev za oblikovanje Example 1 Uporaba predstavitvene plošče MDN-82

EPM240G Dodelitve pinov
Signal	Pin	Signal	Pin
d2	Zatič 69	d3	Zatič 40
d5	Zatič 71	d6	Zatič 75
d8	Zatič 73	d10	Zatič 73
d11	Zatič 75	d12	Zatič 71
d4_1	Zatič 85	d4_2	Zatič 69
d7_1	Zatič 87	d7_2	Zatič 88
d9_1	Zatič 89	d9_2	Zatič 90
sw9	Zatič 82	—	—

Dodelite neuporabljene zatiče kot tri-naveden vnos v programski opremi Intel Quartus Prime.

Za prikaz te zasnove na predstavitveni plošči MDN-B2 sledite tem korakom

1. Vklopite demo ploščo (z drsnim stikalom SW1).
2. Prenesite načrt na MAX II CPLD prek JTAG glavo JP5 na predstavitveni plošči in običajen kabel za programiranje (Intel FPGA Parallel Port Cable ali Intel FPGA Download Cable). Držite SW4 na predstavitveni plošči pritisnjen pred in med začetkom procesa programiranja. Ko se konča, izklopite napajanje in odstranite JTAG priključek.
3. Opazujte zaporedje premikanja LED na rdečih LED in dvobarvnih LED. S pritiskom na SW9 na predstavitveni plošči onemogočite notranji oscilator in drsne LED diode bodo zamrznile na svojih trenutnih položajih.

Oblikovanje Example 2: Ciljanje na komplet za razvoj naprav MAX V

V Design Example 2 se izhodna frekvenca oscilatorja deli z 221 pred taktom 2-bitnega števca. Izhod tega 2-bitnega števca se uporablja za pogon LED diod, s čimer se prikaže notranji oscilator na kompletu za razvoj naprave MAX V.

5M570Z Dodelitve zatičev za oblikovanje Example 2 Uporaba kompleta za razvoj naprave MAX V

5M570Z Dodelitve nožic
Signal	Pin	Signal	Pin
pb0	M9	LED [0]	P4
osc	M4	LED [1]	R1
clk	P2	—	—

Za prikaz te zasnove na razvojnem kompletu MAX V sledite tem korakom

1. Priključite kabel USB v priključek USB, da vklopite napravo.
2. Prenesite načrt v napravo MAX V prek vdelanega kabla za prenos Intel FPGA.
3. Opazujte utripajoče LED diode (LED[0] in LED[1]). S pritiskom na pb0 na predstavitveni plošči onemogočite notranji oscilator in utripajoče LED diode bodo zamrznile v trenutnem stanju.

Zgodovina revizij dokumenta za AN 496: Uporaba jedra IP notranjega oscilatorja

Datum	Različica	Spremembe
november 2017	2017.11.06	Dodana podpora za naslednje naprave: Ciklon III Ciklon IV Ciklon V Intel Cyclone 10 GX Intel Cyclone 10 LP Arria II GX Arria V Intel Arria 10 Stratix V Intel Stratix 10 Spremenjen naslov dokumenta iz Uporaba notranjega oscilatorja v seriji Altera MAX do Uporaba jedra IP notranjega oscilatorja za vključitev drugih podprtih naprav. Preimenovan v Intel.
november 2014	2014.11.04	Posodobljena frekvenca za nerazdeljeni notranji oscilator in izhodna ura iz vrednosti frekvence notranjega oscilatorja za naprave MAX 10 v tabeli Frekvenčni razpon za podprte naprave Altera.
september 2014	2014.09.22	Dodanih MAX 10 naprav.
januar 2011	2.0	Posodobljeno za vključitev naprav MAX V.
december 2007	1.0	Začetna izdaja.

ID: 683653
Različica: 2017.11.06

Dokumenti / Viri

intel AN 496 z uporabo jedra IP notranjega oscilatorja [pdfNavodila AN 496 z uporabo jedra IP notranjega oscilatorja, AN 496, z uporabo jedra IP notranjega oscilatorja, jedra IP notranjega oscilatorja, jedra IP oscilatorja, jedra IP, jedra

Reference

• Uporabniški priročnik