intel AN 496 内部発振器 IP コアの使用
内部オシレータ IP コアの使用
サポートされているIntel®デバイスは、独自の内部発振器機能を備えています。設計例に示すように、ampこのアプリケーション ノートで説明したように、内部発振器はクロッキングを必要とする設計を実装するための優れた選択肢であり、これにより、オンボード スペースと外部クロッキング回路に関連するコストを節約できます。
関連情報
- 設計例ampMAX® II用
- MAX® IIデザインを採用 fileこのアプリケーション ノート (AN 496) の s。
- 設計例ampMAX® Vの
- MAX® Vデザインを採用 fileこのアプリケーション ノート (AN 496) の s。
- 設計例ampIntel MAX® 10向け
- Intel MAX® 10設計を提供 fileこのアプリケーション ノート (AN 496) の s。
内部発振器
ほとんどの設計では、通常の動作にクロックが必要です。ユーザー設計やデバッグの目的で、クロックソースとして内部発振器 IP コアを使用できます。内部発振器を使用すると、サポートされている Intel デバイスでは外部クロック回路は必要ありません。たとえば、ampまた、内部発振器を使用して、LCD コントローラ、システム管理バス (SMBus) コントローラ、またはその他のインターフェイス プロトコルのクロック要件を満たしたり、パルス幅変調器を実装したりすることもできます。これにより、コンポーネント数とボード スペースを最小限に抑え、システムの総コストを削減できます。MAX® II および MAX V デバイス用の Intel Quartus® Prime ソフトウェアでサポートされている Intel デバイスの発振器 IP コアを使用すると、ユーザー フラッシュ メモリ (UFM) をインスタンス化せずに内部発振器をインスタンス化できます。Intel MAX 10 デバイスの場合、発振器は UFM とは別です。発振器の出力周波数 osc は、内部発振器の分割されていない周波数の XNUMX 分の XNUMX です。
サポートされている Intel デバイスの周波数範囲
| デバイス | 内部発振器からの出力クロック （１） （MHz）の |
| マックスⅡ | 3.3 – 5.5 |
| マックスV | 3.9 – 5.3 |
| インテル MAX 10 | 55 – 116 (2), 35 – 77 (3) |
- 内部発振器 IP コアの出力ポートは、MAX II および MAX V デバイスでは osc であり、サポートされているその他のすべてのデバイスでは clkout です。
| デバイス | 内部発振器からの出力クロック （１） （MHz）の |
| サイクロン®III (4) | 80（最大） |
| サイクロンIV | 80（最大） |
| サイクロンV | 100（最大） |
| インテルサイクロン10 GX | 100（最大） |
| インテル サイクロン 10 LP | 80（最大） |
| Arria® II GX | 100（最大） |
| アリアV | 100（最大） |
| インテル Arria 10 | 100（最大） |
| ストラティックス®V | 100（最大） |
| インテル Stratix 10 | 170 – 230 |
- 内部発振器 IP コアの出力ポートは、MAX II および MAX V デバイスでは osc であり、サポートされているその他のすべてのデバイスでは clkout です。
- 10M02、10M04、10M08、10M16、10M25 の場合。
- 10M40と10M50用。
- Intel Quartus Prime ソフトウェア バージョン 13.1 以前でサポートされています。
MAX II および MAX V デバイスの UFM の一部としての内部発振器
内部発振器は、UFM のプログラミングと消去を制御するプログラム消去制御ブロックの一部です。データ レジスタには、UFM に送信または UFM から取得されるデータが保持されます。アドレス レジスタには、データの取得元アドレスまたはデータの書き込み先アドレスが保持されます。UFM ブロックの内部発振器は、ERASE、PROGRAM、および READ 操作が実行されると有効になります。
内部発振器 IP コアのピンの説明
| 信号 | 説明 |
| オセナ | 内部発振器を有効にするために使用します。発振器を有効にするにはハイを入力します。 |
| オシレータ/クロック出力 (5) | 内部発振器の出力。 |
MAX II および MAX V デバイスの内部発振器の使用
内部発振器には、1 つの入力 oscena と 1 つの出力 osc があります。内部発振器をアクティブにするには、oscena を使用します。アクティブにすると、出力で周波数のクロックが使用可能になります。oscena がローに駆動されると、内部発振器の出力は一定のハイになります。
内部発振器をインスタンス化するには、次の手順に従います。
- Intel Quartus Prime ソフトウェアの [ツール] メニューで、[IP カタログ] をクリックします。
- ライブラリ カテゴリで、基本関数と I/O を展開します。
- MAX II/MAX V 発振器を選択し、「追加」をクリックすると、IP パラメータ エディタが表示されます。これで、発振器の出力周波数を選択できるようになります。
- シミュレーションライブラリでは、モデル file含める必要のある項目がリストされます。[次へ] をクリックします。
- 選択してください file作成するファイルを選択します。[完了]をクリックします。選択した fileが作成され、出力からアクセスできるようになります file フォルダにインスタンス化コードが追加された後、 file発振器を有効にするには、発振器入力をワイヤとして作成し、論理値「1」に割り当てる必要があります。
サポートされているすべてのデバイスでの内部発振器の使用（MAX II および MAX V デバイスを除く）
内部発振器には、1 つの入力 oscena と 1 つの出力 osc があります。内部発振器をアクティブにするには、oscena を使用します。アクティブにすると、出力で周波数のクロックが使用可能になります。oscena がローに駆動されると、内部発振器の出力は一定のローになります。
内部発振器をインスタンス化するには、次の手順に従います。
- Intel Quartus Prime ソフトウェアの [ツール] メニューで、[IP カタログ] をクリックします。
- ライブラリ カテゴリで、基本機能と構成プログラミングを展開します。
- 内部発振器 (または Intel Stratix 10 デバイスの場合は Intel FPGA S10 構成クロック) を選択し、[追加] をクリックすると、IP パラメーター エディターが表示されます。
- [新しい IP インスタンス] ダイアログ ボックスで次の操作を行います。
- IP の最上位名を設定します。
- デバイス ファミリを選択します。
- デバイスを選択します。
- [OK]をクリックします。
- HDL を生成するには、「HDL の生成」をクリックします。
- 「生成」をクリックします。
選択された fileが作成され、出力からアクセスできるようになります file 出力ディレクトリパスで指定されたフォルダにインスタンス化コードが追加された後、 file発振器を有効にするには、発振器入力をワイヤとして作成し、論理値「1」に割り当てる必要があります。
実装
これらのデザインを実装することができます。ampMAX II、MAX V、および Intel MAX 10 デバイスでファイルを実行します。これらのデバイスはすべて内部発振器機能を備えています。実装には、発振器出力をカウンターに割り当て、MAX II、MAX V、および Intel MAX 10 デバイスの汎用 I/O (GPIO) ピンを駆動することにより、内部発振器機能のデモンストレーションが含まれます。
設計例amp1: MDN-82 デモボード (MAX II デバイス) をターゲットにする
設計例ample 1 は LED を駆動してスクロール効果を作成し、MDN-82 デモ ボードを使用して内部発振器をデモンストレーションします。
EPM240G ピン割り当て (設計 Ex)ample 1 MDN-82デモボードの使用
| EPM240G ピン割り当て | |||
| 信号 | ピン | 信号 | ピン |
| d2 | ピン69 | d3 | ピン40 |
| d5 | ピン71 | d6 | ピン75 |
| d8 | ピン73 | d10 | ピン73 |
| d11 | ピン75 | d12 | ピン71 |
| d4_1 | ピン85 | d4_2 | ピン69 |
| d7_1 | ピン87 | d7_2 | ピン88 |
| d9_1 | ピン89 | d9_2 | ピン90 |
| sw9 | ピン82 | — | — |
Intel Quartus Prime ソフトウェアで、未使用のピンをトライステートの入力として割り当てます。
この設計をMDN-B2デモボードでデモするには、次の手順に従います。
- デモボードの電源をオンにします（スライドスイッチ SW1 を使用）。
- Jを介してMAX II CPLDにデザインをダウンロードするTAG デモボードのヘッダーJP5と従来のプログラミングケーブル（Intel FPGAパラレルポートケーブルまたはIntel FPGAダウンロードケーブル）を接続します。プログラミングプロセスの開始前と開始中はデモボードのSW4を押したままにしてください。完了したら、電源をオフにしてJを取り外します。TAG コネクタ。
- 赤色 LED と 9 色 LED のスクロール LED シーケンスを観察します。デモ ボードの SWXNUMX を押すと、内部発振器が無効になり、スクロール LED が現在の位置で固定されます。
設計例amp2: MAX Vデバイス開発キットをターゲットとする
デザインExample 2 では、発振器の出力周波数は 221 ビット カウンターをクロックする前に 2 で分割されます。この 2 ビット カウンターの出力は LED を駆動するために使用され、MAX V デバイス開発キットの内部発振器をデモンストレーションします。
5M570Z ピン割り当て (設計例)ample 2 MAX Vデバイス開発キットの使用
| 5M570Z ピン割り当て | |||
| 信号 | ピン | 信号 | ピン |
| 0ページ | M9 | LED[0] | P4 |
| osc | M4 | LED[1] | R1 |
| クリック | P2 | — | — |
このデザインをMAX V開発キットでデモするには、次の手順に従います。
- USB ケーブルを USB コネクタに差し込んでデバイスの電源を入れます。
- 組み込み Intel FPGA ダウンロード ケーブルを介して、デザインを MAX V デバイスにダウンロードします。
- 点滅している LED (LED[0] と LED[1]) を観察します。デモ ボードで pb0 を押すと、内部発振器が無効になり、点滅している LED が現在の状態で固定されます。
AN 496: 内部発振器 IP コアの使用に関するドキュメント改訂履歴
| 日付 | バージョン | 変更点 |
| 2017年XNUMX月 | 2017.11.06 |
|
| 2014年XNUMX月 | 2014.11.04 | サポートされている Altera デバイスの周波数範囲の表で、MAX 10 デバイスの内部発振器周波数値から、分割されていない内部発振器と出力クロックの周波数を更新しました。 |
| 2014年XNUMX月 | 2014.09.22 | MAX 10デバイスを追加しました。 |
| 2011年XNUMX月 | 2.0 | MAX V デバイスが含まれるように更新されました。 |
| 2007年XNUMX月 | 1.0 | 初回リリース。 |
ID: 683653
バージョン: 2017.11.06
ドキュメント / リソース
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intel AN 496 内部発振器 IP コアの使用 [pdf] 説明書 AN 496 内部発振器 IP コアの使用、AN 496、内部発振器 IP コアの使用、内部発振器 IP コア、発振器 IP コア、IP コア、コア |
