intel AN 496 s využitím interního IP jádra oscilátoru

Použití interního IP jádra oscilátoru

Podporovaná zařízení Intel® nabízejí jedinečnou funkci interního oscilátoru. Jak je znázorněno v designu exampJak je popsáno v této aplikační poznámce, interní oscilátory jsou vynikající volbou pro implementaci návrhů, které vyžadují taktování, čímž šetří místo na desce a náklady spojené s externími taktovacími obvody.

Související informace

• Design Přample pro MAX® II
  • Poskytuje design MAX® II files pro tuto aplikační poznámku (AN 496).
• Design Přample pro MAX® V
  • Poskytuje design MAX® V files pro tuto aplikační poznámku (AN 496).
• Design Přample pro Intel MAX® 10
  • Poskytuje design Intel MAX® 10 files pro tuto aplikační poznámku (AN 496).

Vnitřní oscilátory

Většina návrhů vyžaduje pro normální provoz hodiny. Vnitřní jádro IP oscilátoru můžete použít pro zdroj hodin v uživatelském návrhu nebo pro účely ladění. S interním oscilátorem nevyžadují podporovaná zařízení Intel externí taktovací obvody. NapřampMůžete použít interní oscilátor ke splnění požadavků na taktování řadiče LCD, řadiče sběrnice pro správu systému (SMBus) nebo jakéhokoli jiného protokolu rozhraní nebo k implementaci modulátoru šířky pulzu. To pomáhá minimalizovat počet součástí, prostor na desce a snižuje celkové náklady na systém. Pomocí jádra IP oscilátoru podporovaných zařízení Intel v softwaru Intel Quartus® Prime pro zařízení MAX® II a MAX V můžete vytvořit instanci interního oscilátoru bez vytváření instance uživatelské flash paměti (UFM). U zařízení Intel MAX 10 jsou oscilátory oddělené od UFM. Výstupní frekvence oscilátoru, osc, je jedna čtvrtina nedělené frekvence interního oscilátoru.

Frekvenční rozsah pro podporovaná zařízení Intel

Zařízení	Výstupní hodiny z interního oscilátoru (1) (MHz)
MAX II	3.3 – 5.5
MAX V	3.9 – 5.3
Intel MAX 10	55 – 116 (2), 35 – 77 (3)

1. Výstupní port pro vnitřní jádro IP oscilátoru je osc v zařízeních MAX II a MAX V a clkout ve všech ostatních podporovaných zařízeních.

Zařízení	Výstupní hodiny z interního oscilátoru (1) (MHz)
Cyclone® III (4)	80 (max)
Cyklon IV	80 (max)
Cyklon V	100 (max)
Cyklon Intel 10 GX	100 (max)
Intel Cyclone 10 LP	80 (max)
Arria® II GX	100 (max)
Arria V	100 (max)
Intel Arria 10	100 (max)
Stratix® V	100 (max)
Intel Stratix 10	170 – 230

1. Výstupní port pro vnitřní jádro IP oscilátoru je osc v zařízeních MAX II a MAX V a clkout ve všech ostatních podporovaných zařízeních.
2. Pro 10M02, 10M04, 10M08, 10M16 a 10M25.
3. Pro 10M40 a 10M50.
4. Podporováno v softwaru Intel Quartus Prime verze 13.1 a starší.

Interní oscilátor jako součást UFM pro zařízení MAX II a MAX V

Interní oscilátor je součástí bloku Program Erase Control, který řídí programování a mazání UFM. Datový registr obsahuje data, která mají být odeslána nebo načtena z UFM. Adresový registr obsahuje adresu, ze které se data načítají, nebo adresu, na kterou se data zapisují. Interní oscilátor pro blok UFM je povolen, když jsou provedeny operace ERASE, PROGRAM a READ.

Popis kolíku pro vnitřní jádro IP oscilátoru

Signál	Popis
oscena	Použijte pro aktivaci interního oscilátoru. Vstup vysoký pro aktivaci oscilátoru.
osc/clkout (5)	Výstup vnitřního oscilátoru.

Použití interního oscilátoru v zařízeních MAX II a MAX V

Vnitřní oscilátor má jeden vstup, oscena, a jeden výstup, osc. K aktivaci interního oscilátoru použijte oscena. Při aktivaci jsou na výstupu k dispozici hodiny s frekvencí. Pokud je oscena řízena nízko, výstup interního oscilátoru je konstantní vysoký.

Chcete-li vytvořit instanci vnitřního oscilátoru, postupujte takto

1. V nabídce Nástroje softwaru Intel Quartus Prime klikněte na Katalog IP.
2. V kategorii Knihovna rozbalte Základní funkce a I/O.
3. Vyberte oscilátor MAX II/MAX V a po kliknutí na Přidat se objeví Editor IP parametrů. Nyní můžete zvolit výstupní frekvenci oscilátoru.
4. V simulačních knihovnách model filejsou uvedeny ty, které musí být zahrnuty. Klepněte na tlačítko Další.
5. Vyberte files být vytvořen. Klepněte na tlačítko Dokončit. Vybrané files jsou vytvořeny a lze k nim přistupovat z výstupu file složku. Po přidání instančního kódu do file, vstup oscena musí být proveden jako vodič a přiřazen jako logická hodnota „1“, aby bylo možné oscilátor aktivovat.

Použití interního oscilátoru ve všech podporovaných zařízeních (kromě zařízení MAX II a MAX V)

Vnitřní oscilátor má jeden vstup, oscena, a jeden výstup, osc. K aktivaci interního oscilátoru použijte oscena. Při aktivaci jsou na výstupu k dispozici hodiny s frekvencí. Pokud je oscena řízena nízko, výstup interního oscilátoru je konstantní low.

Chcete-li vytvořit instanci vnitřního oscilátoru, postupujte takto

1. V nabídce Nástroje softwaru Intel Quartus Prime klikněte na Katalog IP.
2. V kategorii Knihovna rozbalte Základní funkce a programování konfigurace.
3. Vyberte Internal Oscillator (nebo Intel FPGA S10 Configuration Clock pro zařízení Intel Stratix 10) a po kliknutí na Add se objeví Editor IP Parameter Editor.
4. V dialogovém okně Nová instance IP:
   • Nastavte název nejvyšší úrovně vaší IP adresy.
   • Vyberte rodinu zařízení.
   • Vyberte Zařízení.
5. Klepněte na tlačítko OK.
6. Chcete-li vygenerovat HDL, klikněte na Generovat HDL.
7. Klikněte na Generovat.

Vybrané files jsou vytvořeny a lze k nim přistupovat z výstupu file složku, jak je uvedeno v cestě výstupního adresáře. Po přidání instančního kódu do file, vstup oscena musí být proveden jako vodič a přiřazen jako logická hodnota „1“, aby bylo možné oscilátor aktivovat.

Implementace

Tyto návrhy můžete realizovat napřampse zařízeními MAX II, MAX V a Intel MAX 10, z nichž všechna mají funkci interního oscilátoru. Implementace zahrnuje demonstraci funkce interního oscilátoru přiřazením výstupu oscilátoru čítači a řízením pinů I/O (GPIO) pro všeobecné použití na zařízeních MAX II, MAX V a Intel MAX 10.

Design Přample 1: Cílení na ukázkovou desku MDN-82 (zařízení MAX II)

Design Přample 1 slouží k buzení LED diod, aby vytvořily rolovací efekt, čímž demonstruje interní oscilátor pomocí demo desky MDN-82.

Přiřazení kolíků EPM240G pro design Přample 1 Použití demo desky MDN-82

Přiřazení pinů EPM240G
Signál	Kolík	Signál	Kolík
d2	Kolík 69	d3	Kolík 40
d5	Kolík 71	d6	Kolík 75
d8	Kolík 73	d10	Kolík 73
d11	Kolík 75	d12	Kolík 71
d4_1	Kolík 85	d4_2	Kolík 69
d7_1	Kolík 87	d7_2	Kolík 88
d9_1	Kolík 89	d9_2	Kolík 90
sw9	Kolík 82	—	—

Přiřaďte nepoužité piny jako vstup, který je uveden v softwaru Intel Quartus Prime.

Chcete-li předvést tento návrh na demo desce MDN-B2, postupujte takto

1. Zapněte napájení demo desky (pomocí posuvného vypínače SW1).
2. Stáhněte si design na MAX II CPLD prostřednictvím JTAG header JP5 na demo desce a konvenční programovací kabel (kabel Intel FPGA Parallel Port nebo Intel FPGA Download Cable). Před a během zahájení procesu programování podržte stisknutý SW4 na demo desce. Po dokončení vypněte napájení a vyjměte JTAG konektor.
3. Sledujte rolující sekvenci LED na červených LED a dvoubarevných LED. Stisknutím SW9 na demo desce deaktivujete interní oscilátor a rolující LED diody zamrznou na svých aktuálních pozicích.

Design Přample 2: Cílení na MAX V Device Development Kit

V Design Example 2 je výstupní frekvence oscilátoru dělena 221 před taktováním 2bitového čítače. Výstup tohoto 2bitového čítače se používá k řízení LED diod, čímž je demonstrován interní oscilátor na vývojovém kitu zařízení MAX V.

5M570Z Přiřazení kolíků pro návrh Přample 2 Použití MAX V Device Development Kit

Přiřazení kolíků 5M570Z
Signál	Kolík	Signál	Kolík
pb0	M9	LED[0]	P4
osc	M4	LED[1]	R1
clk	P2	—	—

Chcete-li předvést tento návrh na vývojové sadě MAX V, postupujte takto

1. Zapojte kabel USB do konektoru USB a zapněte zařízení.
2. Stáhněte si design do zařízení MAX V prostřednictvím vestavěného kabelu Intel FPGA Download.
3. Sledujte blikající LED diody (LED[0] a LED[1]). Stiskem pb0 na demo desce se deaktivuje interní oscilátor a blikající LED diody zamrznou ve svém aktuálním stavu.

Historie revizí dokumentu pro AN 496: Použití vnitřního jádra IP oscilátoru

Datum	Verze	Změny
listopadu 2017	2017.11.06	Přidána podpora pro následující zařízení: Cyklon III Cyklon IV Cyklon V Cyklon Intel 10 GX Intel Cyclone 10 LP Arria II GX Arria V Intel Arria 10 Stratix V Intel Stratix 10 Změněn název dokumentu z Použití interního oscilátoru v řadě Altera MAX na Použití interního IP jádra oscilátoru zahrnout další podporovaná zařízení. Přeznačeno na Intel.
listopadu 2014	2014.11.04	Aktualizace frekvence pro nerozdělený interní oscilátor a výstupní hodiny z hodnot frekvence interního oscilátoru pro MAX 10 zařízení v tabulce Frekvenční rozsah pro podporovaná zařízení Altera.
září 2014	2014.09.22	Přidáno MAX 10 zařízení.
ledna 2011	2.0	Aktualizováno tak, aby zahrnovalo MAX V zařízení.
prosince 2007	1.0	Počáteční vydání.

ID: 683653
Verze: 2017.11.06

Dokumenty / zdroje

intel AN 496 s využitím interního IP jádra oscilátoru [pdfPokyny AN 496 s použitím interního jádra IP oscilátoru, AN 496, použití jádra IP interního oscilátoru, jádra IP interního oscilátoru, jádra IP oscilátoru, jádra IP, jádra

Reference

• Uživatelská příručka