intel AN 496 Sèvi ak Osilateur Entèn IP Nwayo a

Sèvi ak Entèn Oscillator IP Nwayo a

Aparèy Intel® ki sipòte yo ofri yon karakteristik inik osilator entèn. Jan yo montre nan desen an eksamples ki dekri nan nòt aplikasyon sa a, osilateur entèn yo fè yon chwa ekselan pou aplike desen ki mande revèy, kidonk ekonomize espas sou tablo ak depans ki asosye ak sikwi revèy ekstèn.

Enfòmasyon ki gen rapò

• Design Example pou MAX® II
  • Bay konsepsyon MAX® II a files pou nòt aplikasyon sa a (AN 496).
• Design Example pou MAX® V
  • Bay konsepsyon MAX® V files pou nòt aplikasyon sa a (AN 496).
• Design Example pou Intel MAX® 10
  • Bay konsepsyon Intel MAX® 10 files pou nòt aplikasyon sa a (AN 496).

Osilateur entèn yo

Pifò desen mande pou yon revèy pou operasyon nòmal. Ou ka itilize nwayo IP osilateur entèn la pou sous revèy nan konsepsyon itilizatè oswa rezon debug. Avèk yon osilator entèn, aparèy Intel sipòte yo pa bezwen sikwi ekstèn revèy. Pou egzanpample, ou ka sèvi ak osilator entèn la pou satisfè egzijans revèy yon LCD kontwolè, sistèm jesyon bis (SMBus) kontwolè, oswa nenpòt lòt pwotokòl entèfas, oswa pou aplike yon modulateur lajè batman kè. Sa a ede minimize konte eleman, espas tablo, epi redwi pri total sistèm lan. Ou ka enstansye osilateur entèn la san yo pa enstansye memwa flash itilizatè a (UFM) lè w itilize nwayo IP osilateur Intel ki sipòte yo nan lojisyèl Intel Quartus® Prime pou aparèy MAX® II ak MAX V. Pou aparèy Intel MAX 10, osilateur yo separe de UFM la. Frekans pwodiksyon osilateur a, osc, se yon katriyèm nan frekans endividi osilateur entèn la.

Gamme frekans pou Aparèy Intel sipòte

Aparèy	Sòti Revèy soti nan Osilator Entèn (1) (Megaèrts)
MAX II	3.3 – 5.5
MAX V	3.9 – 5.3
Intel MAX 10	55 – 116 (2), 35 – 77 (3)

1. Pò pwodiksyon pou nwayo IP osilateur entèn la se osc nan aparèy MAX II ak MAX V, ak clkout nan tout lòt aparèy ki sipòte.

Aparèy	Sòti Revèy soti nan Osilator Entèn (1) (Megaèrts)
Cyclone® III (4)	80 (maksimòm)
Siklòn IV	80 (maksimòm)
Siklòn V	100 (maksimòm)
Intel Cyclone 10 GX	100 (maksimòm)
Intel Cyclone 10 LP	80 (maksimòm)
Arria® II GX	100 (maksimòm)
Arria V	100 (maksimòm)
Intel Arria 10	100 (maksimòm)
Stratix® V	100 (maksimòm)
Intel Stratix 10	170 – 230

1. Pò pwodiksyon pou nwayo IP osilateur entèn la se osc nan aparèy MAX II ak MAX V, ak clkout nan tout lòt aparèy ki sipòte.
2. Pou 10M02, 10M04, 10M08, 10M16, ak 10M25.
3. Pou 10M40 ak 10M50.
4. Sipòte nan vèsyon lojisyèl Intel Quartus Prime 13.1 ak pi bonè.

Osilator entèn kòm yon pati nan UFM pou aparèy MAX II ak MAX V

Osilator entèn la se yon pati nan blòk Kontwòl Efase Pwogram, ki kontwole pwogramasyon ak efase UFM la. Rejis done a kenbe done yo dwe voye oswa rekipere nan UFM la. Rejis adrès la kenbe adrès kote done yo rekipere oswa adrès kote done yo ekri. Osilator entèn pou blòk UFM la aktive lè operasyon ERASE, PWOGRAM, ak READ yo egzekite.

Deskripsyon Pin pou Nwayo IP Osilator Entèn la

Siyal	Deskripsyon
oscena	Sèvi ak pou pèmèt osilator entèn la. Antre segondè pou pèmèt osilator la.
osc/clkout (5)	Sòti osilator entèn la.

Sèvi ak osilator entèn la nan aparèy MAX II ak MAX V

Osilator entèn la gen yon sèl opinyon, oscena, ak yon sèl pwodiksyon, osc. Pou aktive osilator entèn la, sèvi ak oscena. Lè aktive, yon revèy ak frekans lan disponib nan pwodiksyon an. Si oscena kondwi ba, pwodiksyon an nan osilator entèn la se yon wo konstan.

Pou enstansye osilator entèn la, swiv etap sa yo

1. Nan meni Zouti nan lojisyèl Intel Quartus Prime, klike sou Katalòg IP.
2. Anba kategori Bibliyotèk la, elaji Fonksyon debaz yo ak I/O.
3. Chwazi MAX II/MAX V osilator epi apre klike sou Add, Editè Paramèt IP parèt. Ou kapab kounye a chwazi frekans pwodiksyon osilateur.
4. Nan Bibliyotèk Simulation, modèl la files ki dwe enkli yo ki nan lis. Klike sou Next.
5. Chwazi la fileyo dwe kreye. Klike sou Fini. Chwazi a fileyo kreye epi yo ka jwenn aksè nan pwodiksyon an file katab. Apre kòd enstansyasyon an ajoute nan la file, D 'oscena a dwe fèt kòm yon fil ak asiyen kòm yon valè lojik nan "1" pou pèmèt osilator la.

Sèvi ak osilator entèn la nan tout aparèy ki sipòte (eksepte aparèy MAX II ak MAX V)

Osilator entèn la gen yon sèl opinyon, oscena, ak yon sèl pwodiksyon, osc. Pou aktive osilator entèn la, sèvi ak oscena. Lè aktive, yon revèy ak frekans lan disponib nan pwodiksyon an. Si oscena kondwi ba, pwodiksyon an nan osilator entèn la se yon ba konstan.

Pou enstansye osilator entèn la, swiv etap sa yo

1. Nan meni Zouti nan lojisyèl Intel Quartus Prime, klike sou Katalòg IP.
2. Anba kategori Bibliyotèk la, elaji Fonksyon Debaz ak Programmasyon Konfigirasyon.
3. Chwazi Osilator Entèn (oswa Intel FPGA S10 Konfigirasyon Revèy pou aparèy Intel Stratix 10) epi apre klike sou Add, Editè Paramèt IP parèt.
4. Nan bwat dyalòg New IP Instance:
   • Mete non an tèt nivo IP ou.
   • Chwazi fanmi Aparèy la.
   • Chwazi Aparèy la.
5. Klike sou OK.
6. Pou jenere HDL a, klike sou Jenere HDL.
7. Klike sou Jenere.

Chwazi a fileyo kreye epi yo ka jwenn aksè nan pwodiksyon an file katab jan sa espesifye nan chemen anyè pwodiksyon an. Apre kòd enstansyasyon an ajoute nan la file, D 'oscena a dwe fèt kòm yon fil ak asiyen kòm yon valè lojik nan "1" pou pèmèt osilator la.

Aplikasyon

Ou ka aplike konsepsyon sa yo ansyenamples ak aparèy MAX II, MAX V, ak Intel MAX 10, yo tout gen karakteristik osilator entèn la. Aplikasyon an enplike demonstrasyon fonksyon osilateur entèn la lè yo bay pwodiksyon osilator la nan yon kontwa epi kondwi broch I/O (GPIO) pou objektif jeneral sou aparèy MAX II, MAX V ak Intel MAX 10.

Design Example 1: Vize yon Komisyon Konsèy Demo MDN-82 (Aparèy MAX II)

Design Example 1 se te fè nan kondwi LED yo kreye yon efè defile, kidonk demontre osilator entèn la lè l sèvi avèk tablo a Demo MDN-82.

EPM240G Pin Plasman pou konsepsyon Egzample 1 Sèvi ak Komisyon Konsèy Demo MDN-82 la

EPM240G Plasman Pin
Siyal	PIN	Siyal	PIN
d2	PIN 69	d3	PIN 40
d5	PIN 71	d6	PIN 75
d8	PIN 73	d10	PIN 73
d11	PIN 75	d12	PIN 71
d4_1	PIN 85	d4_2	PIN 69
d7_1	PIN 87	d7_2	PIN 88
d9_1	PIN 89	d9_2	PIN 90
sw9	PIN 82	—	—

Asiyen broch ki pa sèvi ak yo Jan sa ekri nan twa a nan lojisyèl Intel Quartus Prime.

Pou demontre konsepsyon sa a sou tablo Demo MDN-B2, swiv etap sa yo

1. Limen pouvwa a nan tablo a Demo (lè l sèvi avèk switch glise SW1).
2. Telechaje konsepsyon an sou MAX II CPLD atravè JTAG header JP5 sou tablo Demo a ak yon kab pwogramasyon konvansyonèl (Intel FPGA Parallel Port Cable oswa Intel FPGA Telechaje Kab). Kenbe SW4 sou tablo Demo a peze anvan ak pandan kòmansman pwosesis pwogramasyon an. Apre li fini, fèmen pouvwa a epi retire JTAG konektè.
3. Obsève sekans ki ap dirije defile sou LED wouj yo ak LED bi-koulè yo. Peze SW9 sou tablo Demo a enfim osilator entèn la ak LED defile yo pral friz nan pozisyon aktyèl yo.

Design Example 2: Vize yon Twous Devlopman Aparèy MAX V

Nan Design Example 2, frekans pwodiksyon osilateur divize pa 221 anvan revèy yon kontwa 2-bit. Pwodiksyon kontwa 2-bit sa a itilize pou kondwi LED yo, kidonk demontre osilator entèn la sou twous devlopman aparèy MAX V la.

5M570Z Plasman Pin pou konsepsyon Egzample 2 Sèvi ak Twous Devlopman Aparèy MAX V la

5M570Z Plasman PIN
Siyal	PIN	Siyal	PIN
pb0	M9	dirije[0]	P4
osk	M4	dirije[1]	R1
clk	P2	—	—

Pou demontre konsepsyon sa a sou twous devlopman MAX V la, swiv etap sa yo

1. Ploge kab USB a nan USB Connector pou pouvwa aparèy la.
2. Telechaje konsepsyon an sou aparèy MAX V la atravè Intel FPGA Download Cable entegre.
3. Obsève LED yo k ap klere (LED [0] ak LED [1]). Peze pb0 sou tablo Demo a enfim osilateur entèn la ak LED yo k ap flache pral friz nan eta aktyèl yo.

Istwa Revizyon Dokiman pou AN 496: Sèvi ak Nwayo IP Osilateur Entèn la

Dat	Version	Chanjman
Novanm 2017	2017.11.06	Te ajoute sipò pou aparèy sa yo: Siklòn III Siklòn IV Siklòn V Intel Cyclone 10 GX Intel Cyclone 10 LP Arria II GX Arria V Intel Arria 10 Stratix V Intel Stratix 10 Chanje tit dokiman an soti nan Sèvi ak Osilator Entèn nan Seri Altera MAX pou Sèvi ak Entèn Oscillator IP Nwayo a pou enkli lòt aparèy ki sipòte. Rebranded kòm Intel.
Novanm 2014	2014.11.04	Mete ajou frekans pou osilateur entèn endivize ak revèy pwodiksyon soti nan valè frekans osilateur entèn pou aparèy MAX 10 nan tablo Frekans Gamme pou Aparèy Altera Sipòte yo.
Septanm 2014	2014.09.22	Te ajoute MAX 10 aparèy.
Janvye 2011	2.0	Mete ajou pou mete aparèy MAX V yo.
Desanm 2007	1.0	Premye lage.

ID: 683653
Vèsyon: 2017.11.06

Dokiman / Resous

intel AN 496 Sèvi ak Osilateur Entèn IP Nwayo a [pdfEnstriksyon yo AN 496 Sèvi ak entèn osilateur IP Nwayo, AN 496, Sèvi ak entèn osilateur IP Nwayo, entèn osilateur IP Nwayo, osilateur IP Nwayo, Nwayo IP, Nwayo

Referans

• Manyèl itilizatè