Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example

Tuotetiedot

Interlaken (2nd Generation) FPGA IP-ydin on Intel Agilex 7 FPGA:n ominaisuus. Se tarjoaa simulaatiotestipenkin ja laitteistosuunnittelun esimample, joka tukee kääntämistä ja laitteiston testausta. Suunnittelu mmample on saatavana myös Interlaken Look-aside -ominaisuuteen. IP-ydin tukee NRZ- ja PAM4-tilaa E-tile-laitteille ja luo suunnittelua esimamples kaikille tuetuille kaistan määrän ja tiedonsiirtonopeuksien yhdistelmille.

Laitteisto- ja ohjelmistovaatimukset
Interlaken (2nd Generation) IP-ydinsuunnittelu example vaatii Intel Agilex 7 F-Series Transceiver-SoC -kehityspaketin. Katso lisätietoja kehityssarjan käyttöoppaasta.

Hakemistorakenne
Luotu Interlaken (2nd Generation) example design sisältää seuraavat hakemistot:

• example_design: Sisältää pääosan files suunnittelulle esimample.
• ilk_uflex: Sisältää files liittyy Interlakenin katso sivuun -vaihtoehtoon.
• ila_uflex: Sisältää files liittyy Interlakenin sivuun -vaihtoehtoon (luodu vain, kun se on valittu).

Tuotteen käyttöohjeet

Käyttääksesi Interlaken (2nd Generation) FPGA IP -ydinsuunnittelua esimample, noudata näitä ohjeita:

1. Varmista, että sinulla on Intel Agilex 7 F-Series Transceiver-SoC -kehityspaketti.
2. Kokoa malli esimampkäyttämällä simulaattoria.
3. Suorita toiminnallinen simulaatio suunnittelun tarkistamiseksi.
4. Luo malli esimample parametrieditorin avulla.
5. Kokoa malli esimampkäyttämällä Quartus Primea.
6. Suorita laitteistotestaus suunnittelun vahvistamiseksi.

Huomautus: IP-parametrieditorissa on valittavissa Interlaken Look-aside mode -vaihtoehto. Jos valittu, lisää files luodaan "ila_uflex"-hakemistoon.

Pika-aloitusopas

• Interlakenin (2. sukupolven) FPGA-IP-ydin tarjoaa simulaatiotestipenkin ja laitteistosuunnittelun esim.ample, joka tukee kääntämistä ja laitteiston testausta.
• Kun luot suunnittelun esimample, parametrieditori luo automaattisesti files on tarpeen suunnittelun simuloimiseksi, kokoamiseksi ja testaamiseksi laitteistossa.
• Suunnittelu mmample on saatavana myös Interlaken Look-aside -ominaisuuteen.
• Testipenkki ja suunnittelu example tukee NRZ- ja PAM4-tilaa E-tile-laitteille.
• Interlaken (2nd Generation) FPGA IP -ydin tuottaa suunnittelua mmamples kaikille tuetuille kaistan määrän ja tiedonsiirtonopeuksien yhdistelmille.

Kuva 1. Suunnittelun kehitysvaiheet Example

Interlaken (2nd Generation) IP-ydinsuunnittelu example tukee seuraavia ominaisuuksia:

• Sisäinen TX-RX-sarjasilmukkatila
• Luo automaattisesti kiinteän kokoisia paketteja
• Peruspakettien tarkistusominaisuudet
• Mahdollisuus käyttää System Consolea suunnittelun nollaamiseen uudelleen testausta varten
• PMA-sovitus

Intel Corporation. Kaikki oikeudet pidätetään. Intel, Intel-logo ja muut Intel-merkit ovat Intel Corporationin tai sen tytäryhtiöiden tavaramerkkejä. Intel takaa FPGA- ja puolijohdetuotteidensa suorituskyvyn nykyisten vaatimusten mukaisesti Intelin vakiotakuun mukaisesti, mutta pidättää oikeuden tehdä muutoksia tuotteisiin ja palveluihin milloin tahansa ilman erillistä ilmoitusta. Intel ei ota minkään tässä kuvatun tiedon, tuotteen tai palvelun soveltamisesta tai käytöstä johtuvaa vastuuta tai vastuuta, paitsi jos Intel on nimenomaisesti kirjallisesti hyväksynyt. Intelin asiakkaita kehotetaan hankkimaan uusin versio laitteen teknisistä tiedoista ennen kuin he luottavat julkaistuihin tietoihin ja ennen kuin he tilaavat tuotteita tai palveluita. *Muut nimet ja tuotemerkit voidaan väittää muiden omaisuudeksi.

Kuva 2. Korkean tason lohkokaavio Interlaken (2nd Generation) Design Example

Aiheeseen liittyvät tiedot

• Interlaken (2nd Generation) FPGA IP -käyttöopas
• Interlaken (2. sukupolvi) Intel FPGA IP -julkaisutiedot

Laitteisto ja ohjelmisto

Laitteisto- ja ohjelmistovaatimukset
Testaamaan example design, käytä seuraavia laitteistoja ja ohjelmistoja:

• Intel® Quartus® Prime Pro Edition -ohjelmisto
• Järjestelmäkonsoli
• Tuetut simulaattorit:
  • Siemens* EDA ModelSim* SE tai QuestaSim*
  • Synopsys* VCS*
  • Poljinnopeus* Xcelium*
• Intel Agilex® 7 F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Aiheeseen liittyvät tiedot
Intel Agilex 7 F-Series Transceiver-SoC Development Kit -käyttöopas
Hakemistorakenne
Interlaken (2nd Generation) IP-ydinsuunnittelu example file hakemistot sisältävät seuraavat luodut files suunnittelulle esimample.

Kuva 3. Luodun Interlakenin hakemistorakenne (2. sukupolvi) Example Suunnittelu

Laitteiston konfigurointi, simulointi ja testi files sijaitsevatample_installation_dir>/uflex_ilk_0_example_design.
Taulukko 1. Interlaken (2. sukupolvi) IP Core Hardware Design Example File Kuvaukset Nämä files ovatample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus hakemistoon.

File Nimet	Kuvaus
example_design.qpf	Intel Quartus Prime -projekti file.
example_design.qsf	Intel Quartus Prime -projektiasetukset file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Voit kopioida ja muokata omaa malliasi varten.
sysconsole_testbench.tcl	Main file Järjestelmäkonsoliin pääsyä varten

Taulukko 2. Interlaken (2nd Generation) IP Core Testbench File Kuvaus
Tämä file onample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl-hakemisto.

File Nimi	Kuvaus
top_tb.sv	Huipputason testipenkki file.

Taulukko 3. Interlaken (2. sukupolvi) IP Core Testbench -skriptit
Nämä files ovatample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench-hakemisto.

File Nimi	Kuvaus
vcstest.sh	VCS-skripti testipenkin suorittamiseksi.
vlog_pro.do	ModelSim SE- tai QuestaSim-skripti testipenkin suorittamiseksi.
xcelium.sh	Xcelium-skripti testipenkin suorittamiseen.

Laitteiston suunnittelu esimample Komponentit

• Example design yhdistää järjestelmä- ja PLL-referenssikellot ja tarvittavat suunnittelukomponentit. Example design konfiguroi IP-ytimen sisäiseen takaisinkytkentätilaan ja generoi paketteja IP core TX -käyttäjätiedonsiirtorajapinnassa. IP-ydin lähettää nämä paketit sisäisellä takaisinkytkentäreitillä lähetin-vastaanottimen kautta.
• Kun IP-ydinvastaanotin vastaanottaa paketit takaisinsilmukkapolulla, se käsittelee
• Interlaken paketoi ja lähettää ne RX-käyttäjätiedonsiirtorajapinnalla. Example design tarkistaa, että vastaanotetut ja lähetetyt paketit täsmäävät.
• Laitteisto example design sisältää ulkoiset PLL:t. Voit tarkastella selkeää tekstiä files to view sample koodi, joka toteuttaa yhden mahdollisen menetelmän ulkoisten PLL:ien liittämiseksi Interlaken (2nd Generation) FPGA IP:hen.
• Interlaken (2nd Generation) -laitteistosuunnittelu example sisältää seuraavat komponentit:
  • Interlaken (2. sukupolvi) FPGA IP
  • Pakettigeneraattori ja Packet Checker
  • JTAG ohjain, joka kommunikoi järjestelmäkonsolin kanssa. Viestit asiakaslogiikan kanssa järjestelmäkonsolin kautta.

Kuva 4. Interlaken (2nd Generation) Hardware Design Example Korkean tason lohkokaavio E-tile NRZ -tilan muunnelmille

Interlaken (2nd Generation) -laitteistosuunnittelu example, joka kohdistuu E-tile PAM4 -moodimuunnelmiin, vaatii ylimääräisen kellon mac_clkin, jonka IO PLL luo. Tämän PLL:n on käytettävä samaa viitekelloa, joka ohjaa pll_ref_clk.
Kuva 5. Interlaken (2nd Generation) Hardware Design Example Korkean tason lohkokaavio E-tile PAM4 -tilan muunnelmille

E-tile PAM4 -tilan muunnelmissa, kun otat käyttöön Säilytä käyttämättömät lähetin-vastaanotinkanavat PAM4-parametrille, lisätään ylimääräinen referenssikelloportti (pll_ref_clk [1]). Tätä porttia on käytettävä samalla taajuudella kuin IP-parametrieditorissa (säilytettyjen kanavien referenssikellotaajuus). Säilytä käyttämättömät lähetin-vastaanotinkanavat PAM4:lle on valinnainen. Tälle kellolle määritetty nasta ja siihen liittyvät rajoitukset näkyvät QSF:ssä, kun valitset Intel Stratix® 10:n tai Intel Agilex 7 -kehityspaketin suunnittelun luomiseksi.
Huomautus: Suunnitteluun esimampsimulaatiossa testipenkki määrittää aina saman taajuuden pll_ref_clk[0]:lle ja pll_ref_clk[1]:lle.
Aiheeseen liittyvät tiedot
Intel Agilex 7 F-Series Transceiver-SoC Development Kit -käyttöopas

Suunnittelun luominen
Kuva 6. Menettely

Noudata näitä ohjeita luodaksesi laitteiston esimampsuunnittelu ja testipenkki:

1. Napsauta Intel Quartus Prime Pro Edition -ohjelmistossa File ➤ Ohjattu uusi projekti luodaksesi uuden Intel Quartus Prime -projektin tai napsauta File ➤ Avaa projekti avataksesi olemassa olevan Intel Quartus Prime -projektin. Ohjattu toiminto kehottaa sinua määrittämään laitteen.
2. Määritä laiteperhe Intel Agilex 7 ja valitse laite suunnittelullesi.
3. Etsi IP-luettelosta Interlaken (2nd Generation) Intel FPGA IP ja kaksoisnapsauta sitä. Uusi IP-versio -ikkuna tulee näkyviin.
4. Määritä ylätason nimi mukautettua IP-muunnelmaasi varten. Parametrieditori tallentaa IP-muunnelman asetukset kohtaan a file nimetty .ip.
5. Napsauta OK. Parametrieditori tulee näkyviin.
   Kuva 7. Example Design-välilehti Interlakenin (2. sukupolven) Intel FPGA IP -parametrieditorissa
6. Määritä IP-välilehdellä parametrit IP-ydinmuunnelmallesi.
7. Määritä PMA-sovitus-välilehdellä PMA-sovitusparametrit, jos aiot käyttää PMA-sovitusta E-tile-laitteen muunnelmille. Tämä vaihe on valinnainen:
   • Valitse Salli sovituskuormituksen pehmeä IP -vaihtoehto.
   • Huomautus: Sinun on otettava käyttöön Enable Native PHY Debug Master Endpoint (NPDME) -vaihtoehto IP-välilehdellä, kun PMA-sovitus on käytössä.
   • Valitse PMA-sovituksen esiasetus PMA-sovitusta varten. Valitse parametri.
   • Napsauta PMA-sovituksen esilataus ladataksesi alkuperäiset ja jatkuvat mukautusparametrit.
   • Määritä tuettavien PMA-konfiguraatioiden määrä, kun useita PMA-kokoonpanoja on käytössä PMA-määritysparametrilla.
   • Valitse ladattava tai tallennettava PMA-kokoonpano valitsemalla ladattava tai tallennettava PMA-kokoonpano.
   • Napsauta Lataa sovitus valitusta PMA-kokoonpanosta ladataksesi valitut PMA-kokoonpanoasetukset.
   • Lisätietoja PMA-sovitusparametreista on E-tilessä
     Lähetin-vastaanottimen PHY käyttöopas.
8. ExampSuunnittelu-välilehdellä, valitse Simulaatio-vaihtoehto luodaksesi testipenkki ja valitse Synteesi-vaihtoehto luodaksesi laitteiston esim.ampdesign.
   • Huomautus: Sinun on valittava vähintään yksi Simulaatio- tai Synteesi-vaihtoehdoista, jotka luovat Example Suunnittelu Files.
9. Valitse Luodulle HDL-muodolle Verilog tai VHDL.
10. Valitse Target Development Kitille sopiva vaihtoehto.
    • Huomautus: Intel Agilex 7 F-Series Transceiver SoC Development Kit -vaihtoehto on käytettävissä vain, kun projektisi määrittää Intel Agilex 7 -laitteen nimen, joka alkaa AGFA012 tai AGFA014. Kun valitset Development Kit -vaihtoehdon, nastamääritykset määritetään Intel Agilex 7 Development Kit -laitteen osanumeron AGFB014R24A2E2V mukaan ja voivat poiketa valitusta laitteesta. Jos aiot testata suunnittelua laitteistolla eri piirilevyllä, valitse Ei mitään ja tee tarvittavat nastamääritykset .qsf-tiedostossa. file.
11. Napsauta Luo example Design. Valitse Example Design Directory -ikkuna tulee näkyviin.
12. Jos haluat muokata mallia esimample hakemistopolku tai nimi näytetyistä oletusasetuksista (uflex_ilk_0_example_design), selaa uuteen polkuun ja kirjoita uusi malli esimample hakemiston nimi.
13. Napsauta OK.

Aiheeseen liittyvät tiedot

• Intel Agilex 7 F-Series Transceiver-SoC Development Kit -käyttöopas
• E-tile lähetin-vastaanottimen PHY käyttöopas

Suunnittelun simulointi Example Testbench
Katso Interlaken (2nd Generation) Hardware Design Example High Level Block E-tile NRZ-tilan variaatioille ja Interlakenin (2. sukupolven) laitteistosuunnittelulleample High Level Block for E-tile PAM4 Mode Variaatioiden lohkokaaviot simulaatiotestipenkistä.
Kuva 8. Menettely

Simuloi testipenkkiä noudattamalla näitä ohjeita:

1. Vaihda komentokehotteessa testipenkkisimulaatiohakemistoon. Hakemisto onample_installation_dir>/example_design/ testbench Intel Agilex 7 -laitteille.
2. Suorita valitsemasi tuetun simulaattorin simulaatioskripti. Skripti kokoaa ja suorittaa simulaattorin testipenkin. Skriptin tulee tarkistaa, että SOP- ja EOP-määrät täsmäävät simulaation jälkeen. Katso taulukko Simuloinnin suorittamisen vaiheet.

Taulukko 4. Simuloinnin suorittamisen vaiheet

Simulaattori	Ohjeet
ModelSim SE tai QuestaSim	Kirjoita komentoriville -do vlog_pro.do Jos haluat simuloida ilman ModelSim-käyttöliittymää, kirjoita vsim -c -do vlog_pro.do
VCS	Kirjoita komentoriville sh vcstest.sh
Xcelium	Kirjoita komentoriville sh xcelium.sh

Analysoi tulokset. Onnistunut simulaatio lähettää ja vastaanottaa paketteja ja näyttää "Test PASSED".
Suunnittelun testipenkki esimample suorittaa seuraavat tehtävät:

• Instantoi Interlakenin (2. sukupolven) Intel FPGA IP:n.
• Tulostaa PHY-tilan.
• Tarkistaa metakehysten synkronoinnin (SYNC_LOCK) ja sanan (lohkon) rajat (WORD_LOCK).
• Odottaa, että yksittäiset kaistat lukitaan ja kohdistetaan.
• Aloittaa pakettien lähettämisen.
• Tarkistaa pakettitilastot:
  • CRC24-virheet
  • SOP:t
  • EOP:t

Seuraavat sample-tulos havainnollistaa onnistuneen simulaation testiajon Interlaken-tilassa:

Huomautus: Interlakenin design example Simulation Testbench lähettää 100 pakettia ja vastaanottaa 100 pakettia. Seuraavat sample-tulos havainnollistaa onnistuneen simulaation testiajon Interlakenin ulkoasutilassa:

Huomautus: Pakettien määrä (SOP:t ja EOP:t) vaihtelee kaistakohtaisesti Interlaken Lookasiden suunnittelussa mm.ample simulointi sample lähtö.
Aiheeseen liittyvät tiedot
Laitteiston suunnittelu esimample Komponentit sivulla 6

Suunnittelun laatiminen ja konfigurointiample laitteistossa
Kuva 9. Menettely

Esittelytestin laatiminen ja suorittaminen laitteistolle, esimampsuunnittelussa, toimi seuraavasti:

1. Varmista laitteiston esimample designin sukupolvi on valmis.
2. Avaa Intel Quartus Prime Pro Edition -ohjelmistossa Intel Quartus Prime -projektiample_installation_dir>/example_design/quartus/ esimample_design.qpf>.
3. Napsauta Käsittely-valikosta Aloita käännös.
4. Onnistuneen kokoamisen jälkeen .sof file on saatavilla määrittämässäsi hakemistossa. Ohjelmoi laitteisto esim. seuraamalla näitä ohjeitaampsuunnittelu Intel Agilex 7 -laitteessa:
   • a. Liitä Intel Agilex 7 F-Series Transceiver-SoC Development Kit isäntätietokoneeseen.
   • b. Käynnistä Clock Control -sovellus, joka on osa kehityssarjaa, ja aseta uudet taajuudet suunnittelulle esim.ample. Alla on kellonohjaussovelluksen taajuusasetus:
   • • Si5338 (U37), CLK1 - 100 MHz
   • • Si5338 (U36), CLK2 - 153.6 MHz
   • • Si549 (Y2), OUT- Aseta arvoksi pll_ref_clk(1) suunnitteluvaatimusten mukaan.
   • c. Valitse Työkalut-valikosta Ohjelmoija.
   • d. Napsauta Ohjelmoijassa Laitteiston asetukset.
   • e. Valitse ohjelmointilaite.
   • f. Valitse ja lisää Intel Agilex 7 F-Series Transceiver-SoC -kehityspaketti, johon Intel Quartus Prime -istuntosi voi muodostaa yhteyden.
   • g. Varmista, että Mode-asetuksena on JTAG.
   • h. Valitse Intel Agilex 7 -laite ja napsauta Lisää laite. Ohjelmoija näyttää lohkokaavion kortillasi olevien laitteiden välisistä kytkennöistä.
   • i. Valitse .sof-rivillä .sof-kohdan valintaruutu.
   • j. Valitse Ohjelma/Määritä -sarakkeen valintaruutu.
   • k. Napsauta Käynnistä.

Aiheeseen liittyvät tiedot

• Intel FPGA -laitteiden ohjelmointi sivulla 0
• Suunnitelmien analysointi ja virheenkorjaus järjestelmäkonsolilla
• Intel Agilex 7 F-Series Transceiver-SoC Development Kit -käyttöopas

Laitteiston suunnittelun testaus Example
Kun olet kääntänyt Interlaken (2nd Generation) Intel FPGA IP -ydinsuunnittelun esimampVoit ohjelmoida IP-ytimen ja sen sulautetut alkuperäiset PHY IP -ydinrekisterit järjestelmäkonsolin avulla.

Noudata näitä ohjeita avataksesi järjestelmäkonsolin ja testataksesi laitteiston suunnittelua esimampseuraavat:

1. Valitse Intel Quartus Prime Pro Edition -ohjelmiston Työkalut-valikosta Järjestelmän virheenkorjaustyökalut ➤ Järjestelmäkonsoli.
2. Vaihda kohtaanample_installation_dir>example_design/ hwtest -hakemisto.
3. Avataksesi yhteyden JTAG master, kirjoita seuraava komento: source sysconsole_testbench.tcl
4. Voit ottaa sisäisen sarjasilmukkatilan käyttöön seuraavalla mallilla, esimample komennot:
   • a. stat: Tulostaa yleiset tilatiedot.
   • b. sys_reset: Nollaa järjestelmän.
   • c. loop_on: Ottaa käyttöön sisäisen sarjasilmukan.
   • d. run_example_design: Suorittaa suunnittelun example.
   • Huomautus: Sinun on suoritettava loop_on-komento ennen run_example_design-komento. Run_example_design suorittaa seuraavat komennot järjestyksessä: sys_reset->stat->gen_on->stat->gen_off.
   • Huomautus: Kun valitset Enable adaptation load soft IP -asetuksen, run_example_design-komento suorittaa alkuperäisen sovituskalibroinnin RX-puolella suorittamalla run_load_PMA_configuration-komennon.
5. Voit kytkeä sisäisen sarjasilmukkatilan pois päältä seuraavalla mallilla, esimample komento:
   • a. loop_off: Kytkee sisäisen sarjasilmukan pois päältä.
6. Voit ohjelmoida IP-ytimen seuraavalla lisärakenteella, esimample komennot:
   • a. gen_on: Ottaa käyttöön pakettigeneraattorin.
   • b. gen_off: Poistaa pakettigeneraattorin käytöstä.
   • c. run_test_loop: Suorittaa testin kohteelle kertaa E-tile NRZ- ja PAM4-muunnelmille.
   • d. clear_err: Tyhjentää kaikki takertuvat virhebitit.
   • e. set_test_mode : Asettaa testin toimimaan tietyssä tilassa.
   • f. get_test_mode: Tulostaa nykyisen testitilan.
   • g. set_burst_size : Asettaa purskeen koon tavuina.
   • h. get_burst_size: Tulostaa sarjakuvan kokotiedot.

Onnistunut testi tulostaa viestin HW_TEST:PASS. Alla on testiajon läpäisykriteerit:

• Ei virheitä CRC32:lle, CRC24:lle ja tarkistajalle.
• Lähetetyt SOP:t ja EOP:t tulee vastata vastaanotettuja.

Seuraavat sample-tulostus havainnollistaa onnistunutta testiajoa Interlaken-tilassa:

Onnistunut testi tulostaa viestin HW_TEST : PASS. Alla on testiajon läpäisykriteerit:

• Ei virheitä CRC32:lle, CRC24:lle ja tarkistajalle.
• Lähetetyt SOP:t ja EOP:t tulee vastata vastaanotettuja.

Seuraavat sample output kuvaa onnistunutta testiajoa Interlaken Lookaside -tilassa:

Suunnittelu esimample Kuvaus

Suunnittelu mmample esittelee Interlakenin IP-ytimen toimintoja.

Aiheeseen liittyvät tiedot
Interlaken (2nd Generation) FPGA IP -käyttöopas

Suunnittelu esimample Behavior
Testaaksesi suunnittelua laitteistossa kirjoittamalla seuraavat komennot järjestelmäkonsoliin::

1. Lähde asetukset file:
   • % lähdeample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Suorita testi:
   • % run_example_design
3. Interlaken (2nd Generation) -laitteistosuunnittelu example suorittaa seuraavat vaiheet:
   • a. Nollaa Interlaken (2nd Generation) IP:n.
   • b. Konfiguroi Interlaken (2nd Generation) IP:n sisäiseen takaisinkytkentätilaan.
   • c. Lähettää IP-ytimen TX-käyttäjätiedonsiirtorajapintaan Interlaken-pakettien virran hyötykuorman ennalta määritetyillä tiedoilla.
   • d. Tarkistaa vastaanotetut paketit ja raportoi tilan. Laitteistoon sisältyvä paketintarkistus esimample tarjoaa seuraavat peruspakettien tarkistusominaisuudet:
     • Tarkistaa, että lähetetty pakettisekvenssi on oikea.
     • Tarkistaa, että vastaanotettu data vastaa odotettuja arvoja varmistamalla, että sekä paketin alun (SOP) että paketin lopun (EOP) lukemat ovat kohdakkain, kun dataa lähetetään ja vastaanotetaan.

Liitäntäsignaalit
Taulukko 5. Suunnittelu esimample Interface Signals

Portin nimi	Suunta	Leveys (bittiä)	Kuvaus
mgmt_clk	Syöte	1	Järjestelmän kellon syöttö. Kellotaajuuden tulee olla 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Syöte	1/2	Lähetin-vastaanottimen referenssikello. Ohjaa RX CDR PLL:ää.
jatkui…

Portin nimi	Suunta	Leveys (bittiä)	Kuvaus
			pll_ref_clk[1] on käytettävissä vain, kun otat sen käyttöön Säilytä käyttämättömänä Huomautus: lähetin-vastaanotinkanavat PAM4:lle parametri E-tile PAM4 -tilan IP-muunnelmissa.
rx_pin	Syöte	Kaistojen määrä	Vastaanotin SERDES datapin.
tx_pin	Lähtö	Kaistojen määrä	Lähetä SERDES-datan PIN-koodi.
rx_pin_n	Syöte	Kaistojen määrä	Vastaanotin SERDES datapin. Tämä signaali on saatavilla vain E-tile PAM4 -tilan laitemuunnelmissa.
tx_pin_n	Lähtö	Kaistojen määrä	Lähetä SERDES-datan PIN-koodi. Tämä signaali on saatavilla vain E-tile PAM4 -tilan laitemuunnelmissa.
mac_clk_pll_ref	Syöte	1	Tätä signaalia on ohjattava PLL:llä, ja sen on käytettävä samaa kellolähdettä, joka ohjaa pll_ref_clk. Tämä signaali on saatavilla vain E-tile PAM4 -tilan laitemuunnelmissa.
usr_pb_reset_n	Syöte	1	Järjestelmän palautus.

Aiheeseen liittyvät tiedot
Liitäntäsignaalit

Rekisteröidy kartta
Huomautus: • Suunnittelu esimample-rekisterin osoite alkaa numerolla 0x20**, kun taas Interlakenin IP-ydinrekisterin osoite alkaa numerolla 0x10**.

• Pääsykoodi: RO – vain luku ja RW – luku/kirjoitus.
• Järjestelmäkonsoli lukee suunnittelun example rekisteröi ja raportoi testin tilan näytöllä.

Taulukko 6. Suunnittelu esimample Rekisteröidy kartta Interlaken Design Example

Offset	Nimi	Pääsy	Kuvaus
8	Varattu
8	Varattu
8	Järjestelmän PLL-nollaus	RO	Seuraavat bitit ilmaisevat järjestelmän PLL-nollauspyynnön ja aktivointiarvon: • Bitti [0] – sys_pll_rst_req • Bitti [1] – sys_pll_rst_en
8	RX-kaista linjassa	RO	Osoittaa RX-kaistan kohdistuksen.
8	WORD lukittu	RO	[NUM_LANES–1:0] – Sanan (lohkon) rajojen tunnistus.
jatkui…

Kun otat käyttöön Säilytä käyttämättömät lähetin-vastaanotinkanavat PAM4-parametrille, ylimääräinen referenssikelloportti lisätään käyttämättömän PAM4-orjakanavan säilyttämiseksi.

Offset	Nimi	Pääsy	Kuvaus
8	Synkronointi lukittu	RO	[NUM_LANES–1:0] – Metakehysten synkronointi.
8 – 06	CRC32-virheiden määrä	RO	Osoittaa CRC32-virhemäärän.
8'h0A	CRC24-virheiden määrä	RO	Osoittaa CRC24-virhemäärän.
8'h0B	Ylivuoto/alivuotosignaali	RO	Seuraavat bitit osoittavat: • Bitti [3] – TX alivuotosignaali • Bitti [2] – TX ylivuotosignaali • Bitti [1] – RX-ylivuotosignaali
8't0C	SOP-määrä	RO	Osoittaa SOP:n numeron.
8'h0D	EOP-määrä	RO	Osoittaa EOP-numeron
8'h0E	Virheiden määrä	RO	Ilmaisee seuraavien virheiden määrän: • Kaistan kohdistuksen menetys • Laiton ohjaussana • Laiton kehystyskuvio • SOP- tai EOP-ilmaisin puuttuu
8't0F	send_data_mm_clk	RW	Kirjoita 1 bittiin [0] generaattorisignaalin aktivoimiseksi.
8	Tarkistin virhe		Osoittaa tarkistusvirheen. (SOP-tietovirhe, kanavanumerovirhe ja PLD-tietovirhe)
8	Järjestelmän PLL-lukko	RO	Bitti [0] ilmaisee PLL-lukituksen.
8	TX SOP -määrä	RO	Ilmaisee pakettigeneraattorin luomien SOP:ien määrän.
8	TX EOP -määrä	RO	Ilmaisee pakettigeneraattorin luomien EOP:iden määrän.
8	Jatkuva paketti	RW	Kirjoita 1 bittiin [0] jatkuvan paketin sallimiseksi.
8	ECC-virheiden määrä	RO	Ilmaisee ECC-virheiden määrän.
8	ECC-korjattu virhemäärä	RO	Osoittaa korjattujen ECC-virheiden määrän.

Suunnittelu esimample Rekisteröidy kartta Interlaken Look-side Design Example
Käytä tätä rekisterikarttaa, kun luot mallin esimample, kun Ota käyttöön Interlaken Look-aide mode -parametri on käytössä.

Offset	Nimi	Pääsy	Kuvaus
8	Varattu
8	Laskurin nollaus	RO	Kirjoita 1 bittiin [0] tyhjentääksesi TX- ja RX-laskurin bitin.
8	Järjestelmän PLL-nollaus	RO	Seuraavat bitit ilmaisevat järjestelmän PLL-nollauspyynnön ja aktivointiarvon: • Bitti [0] – sys_pll_rst_req • Bitti [1] – sys_pll_rst_en
8	RX-kaista linjassa	RO	Osoittaa RX-kaistan kohdistuksen.
8	WORD lukittu	RO	[NUM_LANES–1:0] – Sanan (lohkon) rajojen tunnistus.
8	Synkronointi lukittu	RO	[NUM_LANES–1:0] – Metakehysten synkronointi.
8 – 06	CRC32-virheiden määrä	RO	Osoittaa CRC32-virhemäärän.
8'h0A	CRC24-virheiden määrä	RO	Osoittaa CRC24-virhemäärän.
jatkui…

Offset	Nimi	Pääsy	Kuvaus
8'h0B	Varattu
8't0C	SOP-määrä	RO	Osoittaa SOP:n numeron.
8'h0D	EOP-määrä	RO	Osoittaa EOP-numeron
8'h0E	Virheiden määrä	RO	Ilmaisee seuraavien virheiden määrän: • Kaistan kohdistuksen menetys • Laiton ohjaussana • Laiton kehystyskuvio • SOP- tai EOP-ilmaisin puuttuu
8't0F	send_data_mm_clk	RW	Kirjoita 1 bittiin [0] generaattorisignaalin aktivoimiseksi.
8	Tarkistin virhe	RO	Osoittaa tarkistusvirheen. (SOP-tietovirhe, kanavanumerovirhe ja PLD-tietovirhe)
8	Järjestelmän PLL-lukko	RO	Bitti [0] ilmaisee PLL-lukituksen.
8	Latenssimäärä	RO	Ilmaisee viiveen määrän.
8	TX SOP -määrä	RO	Ilmaisee pakettigeneraattorin luomien SOP:ien määrän.
8	TX EOP -määrä	RO	Ilmaisee pakettigeneraattorin luomien EOP:iden määrän.
8	Jatkuva paketti	RO	Kirjoita 1 bittiin [0] jatkuvan paketin sallimiseksi.
8	TX- ja RX-laskurit ovat yhtä suuret	RW	Osoittaa, että TX- ja RX-laskurit ovat samat.
8	Ota latenssi käyttöön	WO	Kirjoita 1 bittiin [0] ottaaksesi latenssimittauksen käyttöön.
8	Latenssi valmiina	RO	Osoittaa, että latenssimittaus on valmis.

Interlaken (2. sukupolvi) Intel Agilex 7 FPGA IP Design Example Käyttöopas Arkistot

• Tämän käyttöoppaan uusimmat ja aiemmat versiot ovat Interlakenissa (2
• Sukupolvi) Intel Agilex 7 FPGA IP Design Example Käyttöoppaan HTML-versio. Valitse versio ja napsauta Lataa. Jos IP-osoitetta tai ohjelmistoversiota ei ole luettelossa, sovelletaan edellisen IP- tai ohjelmistoversion käyttöopasta.
• IP-versiot ovat samat kuin Intel Quartus Prime Design Suite -ohjelmistoversiot v19.1 asti. Intel Quartus Prime Design Suite -ohjelmistoversiosta 19.2 tai uudemmasta alkaen IP-ytimillä on uusi IP-versiointimalli.

Asiakirjan versiohistoria Interlaken (2. sukupolvi) Intel Agilex 7 FPGA IP Design Example Käyttöopas

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
2023.06.26	23.2	21.1.1	• Lisätty VHDL-tuki synteesiin ja simulaatiomalliin. • Päivitetty tuoteperheen nimi "Intel Agilex 7".
2022.08.03	21.3	20.0.1	Laitteen OPN korjattu Intel Agilex F-Series Transceiver-SoC -kehityssarjalle.
2021.10.04	21.3	20.0.1	• Lisätty tuki QuestaSim-simulaattorille. • NCSim-simulaattorin tuki poistettu.
2021.02.24	20.4	20.0.1	• Lisätty tietoa käyttämättömän lähetin-vastaanotinkanavan säilyttämisestä PAM4:lle osioon: Laitteiston suunnittelu esimample Komponentit. • Lisätty pll_ref_clk[1] signaalin kuvaus osioon: Liitäntäsignaalit.
2020.12.14	20.4	20.0.0	• Päivitetty sample laitteistotestilähtö Interlaken-tilalle ja Interlaken Look-side -tilalle osiossa Laitteiston suunnittelun testaus Example. • Päivitetty rekisterikartta Interlakenin ulkoasusuunnittelulle example osiossa Rekisteröidy kartta. • Lisätty onnistuneen laitteiston testiajon läpäisykriteerit -osiossa Laitteiston suunnittelun testaus Example.
2020.10.16	20.2	19.3.0	Korjattu komento alkuperäisen sovituskalibroinnin suorittamiseksi RX-puolella sisään Laitteiston suunnittelun testaus Example osio.
2020.06.22	20.2	19.3.0	• Suunnittelu esimample on käytettävissä Interlakenin sivutoimitilassa. • Suunnittelun laitteistotestaus esimample on saatavana Intel Agilex -laitemuunnelmille. • Lisätty Kuva: Interlakenin (2. sukupolven) suunnittelun korkean tason lohkokaavio Example. • Päivitetty seuraavat osat: —   Laitteisto- ja ohjelmistovaatimukset —   Hakemistorakenne • Muutettiin seuraavat luvut sisältämään Interlakenin ulkoasuun liittyvä päivitys: —   Kuva: Interlaken (2. sukupolvi) Hardware Design Example Korkean tason lohkokaavio E-tile NRZ -tilan variaatioille —   Kuva: Interlaken (2. sukupolvi) Hardware Design Example Korkean tason lohkokaavio E-tile PAM4 -tilan variaatioille • Päivitetty Kuva: IP-parametrieditori.
jatkui…

Asiakirjan versio	Intel Quartus Prime -versio	IP-versio	Muutokset
			• Lisätty tietoa kellonohjaussovelluksen taajuusasetuksista kohtaan Suunnittelun laatiminen ja konfigurointiample laitteistossa. • Lisätty koeajotulosteet Interlakenin ulkoasulle seuraaviin osioihin: —   Suunnittelun simulointi Example Testbench —   Laitteiston suunnittelun testaus Example • Lisätty seuraavat uudet signaalit Liitäntäsignaalit jakso: - mgmt_clk - rx_pin_n - tx_pin_n - mac_clk_pll_ref • Lisätty rekisterikartta Interlakenin ulkoasusuunnitteluun exampsisään osio: Rekisteröidy kartta.
2019.09.30	19.3	19.2.1	Clk100 poistettu. mgmt_clk toimii viitekellona IO PLL:lle seuraavassa: •    Kuva: Interlaken (2. sukupolvi) Hardware Design Example Korkean tason lohkokaavio E-tile NRZ -tilan muunnelmille. •    Kuva: Interlaken (2. sukupolvi) Hardware Design Example Korkean tason lohkokaavio E-tile PAM4 -tilan muunnelmille.
2019.07.01	19.2	19.2	Alkuperäinen julkaisu.

Interlaken (2. sukupolvi) Intel Agilex® 7 FPGA IP Design Example Käyttöopas

Asiakirjat / Resurssit

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example [pdfKäyttöopas Interlaken 2nd Generation Agilex 7 FPGA IP Design Example, Interlaken, 2. sukupolven Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

Viitteet

• Käyttöopas