Intel Interlaken 2yèm jenerasyon Agilex 7 FPGA IP Design Example

Enfòmasyon sou pwodwi

Nwayo IP FPGA Interlaken (2yèm jenerasyon) se yon karakteristik Intel Agilex 7 FPGA. Li bay yon banc tès simulation ak yon konsepsyon pyès ki nan konpitè ansyenample ki sipòte konpilasyon ak tès pyès ki nan konpitè. Konsepsyon an ansyenample disponib tou pou karakteristik Interlaken Look-aside. Nwayo IP a sipòte mòd NRZ ak PAM4 pou aparèy E-mosaïque ak jenere konsepsyon ansyenamples pou tout konbinezon sipòte kantite liy ak pousantaj done.

Kondisyon pyès ki nan konpitè ak lojisyèl
Interlaken (2yèm jenerasyon) IP nwayo konsepsyon eksample mande pou Intel Agilex 7 F-Series Transceiver-SoC Development Kit la. Tanpri gade Gid Itilizatè twous devlopman an pou plis enfòmasyon.

Estrikti Anyè
Interlaken ki te pwodwi (2yèm jenerasyon) exampkonsepsyon le gen ladan anyè sa yo:

• example_design: Gen prensipal la files pou desen an example.
• ilk_uflex: Gen ladann files ki gen rapò ak opsyon nan Interlaken Look-aside mòd.
• ila_uflex: Gen ladann files ki gen rapò ak opsyon mòd Interlaken Look-aside (pwodwi sèlman lè yo chwazi).

Enstriksyon Itilizasyon Pwodwi

Pou itilize Interlaken (2yèm jenerasyon) FPGA IP nwayo konsepsyon eksample, swiv etap sa yo:

1. Asire w ou genyen Intel Agilex 7 F-Series Transceiver-SoC Development Kit la.
2. Konpile desen an eksample lè l sèvi avèk yon similatè.
3. Fè simulation fonksyonèl pou verifye konsepsyon an.
4. Jenere konsepsyon an eksample lè l sèvi avèk editè paramèt la.
5. Konpile desen an eksample lè l sèvi avèk Quartus Prime.
6. Fè tès pyès ki nan konpitè pou valide konsepsyon an.

Nòt: Opsyon mòd Interlaken Look-aside disponib pou seleksyon nan editè paramèt IP. Si yo chwazi, plis files yo pral pwodwi nan "ila_uflex" anyè.

Gid Quick Start

• Nwayo FPGA IP Interlaken (2yèm jenerasyon) bay yon banc tès simulation ak yon konsepsyon pyès ki nan konpitè ansyenample ki sipòte konpilasyon ak tès pyès ki nan konpitè.
• Lè ou jenere konsepsyon an example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an nan pyès ki nan konpitè.
• Konsepsyon an ansyenample disponib tou pou karakteristik Interlaken Look-aside.
• Bann tès la ak konsepsyon ansyenample sipòte NRZ ak PAM4 mòd pou aparèy E-mosaïque.
• Nwayo FPGA IP Interlaken (2yèm jenerasyon) jenere konsepsyon ansyenamples pou tout konbinezon sipòte kantite liy ak pousantaj done.

Figi 1. Etap Devlopman pou Design Example

Interlaken (2yèm jenerasyon) IP nwayo konsepsyon eksample sipòte karakteristik sa yo:

• Entèn TX a RX seri mòd loopback
• Otomatikman jenere pake gwosè fiks yo
• Kapasite debaz pou tcheke pake
• Kapasite pou itilize System Console pou réinitialiser konsepsyon an pou objektif re-tès
• Adaptasyon PMA

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.

Figi 2. Dyagram blòk wo nivo pou Interlaken (2yèm jenerasyon) konsepsyon Egzample

Enfòmasyon ki gen rapò

• Interlaken (2yèm jenerasyon) Gid itilizatè FPGA IP
• Interlaken (2yèm jenerasyon) Intel FPGA IP Release Nòt

Materyèl ak lojisyèl

Kondisyon pyès ki nan konpitè ak lojisyèl
Pou teste ansyen anample konsepsyon, sèvi ak pyès ki nan konpitè ak lojisyèl sa yo:

• Lojisyèl Intel® Quartus® Prime Pro Edition
• Sistèm konsole
• Sipòte simulateur:
  • Siemens* EDA ModelSim* SE oswa QuestaSim*
  • Synopsys* VCS*
  • Kadans* Xcelium*
• Intel Agilex® 7 F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Enfòmasyon ki gen rapò
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Gid itilizatè
Estrikti Anyè
Interlaken (2yèm jenerasyon) IP nwayo konsepsyon eksample file Anyè yo genyen sa ki annapre yo pwodwi files pou desen an example.

Figi 3. Anyè Estrikti Interlaken Jenere (2yèm Jenerasyon) Egzample Design

Konfigirasyon pyès ki nan konpitè, simulation, ak tès la fileyo sitiye nanample_installation_dir>/uflex_ilk_0_example_design.
Tablo 1. Interlaken (2yèm jenerasyon) IP Core Hardware Design Egzample File Deskripsyon Sa yo fileyo nan laample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus anyè.

File Non	Deskripsyon
example_design.qpf	Pwojè Intel Quartus Prime file.
example_design.qsf	Anviwònman pwojè Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Ou ka kopye ak modifye pou pwòp konsepsyon ou.
sysconsole_testbench.tcl	Prensipal file pou jwenn aksè nan System Console

Tablo 2. Interlaken (2yèm jenerasyon) IP Core Testbench File Deskripsyon
Sa a file se nan laample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl anyè.

File Non	Deskripsyon
top_tb.sv	Bann tès tèt nivo file.

Tablo 3. Interlaken (2yèm jenerasyon) IP Core Testbench Scripts
Sa yo fileyo nan laample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench anyè.

File Non	Deskripsyon
vcstest.sh	Script VCS pou kouri testbench la.
vlog_pro.do	ModelSim SE oswa QuestaSim script la pou kouri testbench la.
xcelium.sh	Script Xcelium pou kouri testbench la.

Konsepsyon Materyèl Example konpozan

• Ansyen anample konsepsyon konekte sistèm ak revèy referans PLL ak eleman konsepsyon obligatwa. Ansyen anample konsepsyon configured nwayo IP nan mòd loopback entèn epi jenere pake sou koòdone transfè done itilizatè IP nwayo TX. Nwayo IP voye pake sa yo sou chemen loopback entèn la atravè transceiver la.
• Apre reseptè nwayo IP a resevwa pakè yo sou chemen loopback la, li trete
• Interlaken pake epi transmèt yo sou koòdone transfè done itilizatè RX. Ansyen anample konsepsyon tcheke ke pake yo resevwa ak transmèt matche ak.
• Pyès ki nan konpitè ansyenample konsepsyon gen ladan PLL ekstèn. Ou ka egzamine tèks klè files pou view sampkòd ki aplike yon metòd posib pou konekte PLL ekstèn ak IP FPGA Interlaken (2yèm jenerasyon).
• Konsepsyon pyès ki nan konpitè Interlaken (2yèm jenerasyon) eksample gen ladan eleman sa yo:
  • Interlaken (2yèm jenerasyon) FPGA IP
  • Pake dèlko ak Pake Checker
  • JTAG kontwolè ki kominike ak System Console. Ou kominike ak lojik kliyan an atravè System Console.

Figi 4. Interlaken (2yèm Jenerasyon) Konsepsyon Materyèl Egzample Diagram blòk wo nivo pou E-mosaïque NRZ Mode Varyasyon

Konsepsyon pyès ki nan konpitè Interlaken (2yèm jenerasyon) eksample ki vize yon varyasyon mòd E-mosaïque PAM4 mande pou yon revèy adisyonèl mac_clkin ke IO PLL la jenere. PLL sa a dwe itilize menm revèy referans ki kondwi pll_ref_clk la.
Figi 5. Interlaken (2yèm Jenerasyon) Konsepsyon Materyèl Egzample Dyagram blòk wo nivo pou E-mosaïque PAM4 Mode Varyasyon

Pou varyasyon mòd E-mosaïque PAM4, lè ou aktive Prezève chanèl transceiver ki pa itilize pou paramèt PAM4, yo ajoute yon pò revèy referans adisyonèl (pll_ref_clk [1]). Pò sa a dwe kondwi nan menm frekans jan sa defini nan editè paramèt IP (Referans revèy frekans pou chanèl konsève). Konsève chanèl transceiver ki pa itilize pou PAM4 opsyonèl. PIN ak kontrent ki gen rapò ak revèy sa a vizib nan QSF la lè w chwazi Intel Stratix® 10 oswa Intel Agilex 7 devlopman twous pou jenerasyon konsepsyon.
Nòt: Pou konsepsyon eksampLe simulation, testbench la toujou defini menm frekans pou pll_ref_clk[0] ak pll_ref_clk[1].
Enfòmasyon ki gen rapò
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Gid itilizatè

Jenere konsepsyon an
Figi 6. Pwosedi

Swiv etap sa yo pou jenere pyès ki nan konpitè ansyenample konsepsyon ak banc tès:

1. Nan lojisyèl Intel Quartus Prime Pro Edition, klike sou File ➤ Nouvo Project Wizard pou kreye yon nouvo pwojè Intel Quartus Prime, oswa klike sou File ➤ Louvri Pwojè pou louvri yon pwojè Intel Quartus Prime ki egziste deja. Sòsye an mande w pou presize yon aparèy.
2. Espesifye fanmi aparèy Intel Agilex 7 la epi chwazi aparèy pou konsepsyon ou.
3. Nan Katalòg IP a, lokalize epi klike doub Interlaken (2yèm jenerasyon) Intel FPGA IP. Fenèt New IP Variant parèt.
4. Espesifye yon non wo nivo pou varyasyon IP koutim ou. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip.
5. Klike sou OK. Editè paramèt la parèt.
   Figi 7. Example Design Tab nan Interlaken (2yèm jenerasyon) Intel FPGA IP Paramèt Editè
6. Sou tab la IP, presize paramèt yo pou varyasyon debaz IP ou a.
7. Sou onglet Adaptasyon PMA a, presize paramèt adaptasyon PMA yo si w gen plan pou itilize adaptasyon PMA pou varyasyon aparèy E-mosaïque ou a. Etap sa a se opsyonèl:
   • Chwazi Pèmèt adaptasyon chaj IP mou opsyon.
   • Nòt: Ou dwe aktive opsyon Enable Native PHY Debug Master Endpoint (NPDME) sou tab la IP lè adaptasyon PMA pèmèt.
   • Chwazi yon prereglaj adaptasyon PMA pou adaptasyon PMA Chwazi paramèt.
   • Klike sou PMA Adaptasyon Preload pou chaje paramèt adaptasyon inisyal ak kontinyèl yo.
   • Espesifye kantite konfigirasyon PMA pou sipòte lè plizyè konfigirasyon PMA yo aktive lè l sèvi avèk paramèt Nimewo konfigirasyon PMA.
   • Chwazi ki konfigirasyon PMA pou chaje oswa magazen lè l sèvi avèk Chwazi yon konfigirasyon PMA pou chaje oswa estoke.
   • Klike sou Chaje adaptasyon nan konfigirasyon PMA yo chwazi pou chaje paramèt konfigirasyon PMA yo chwazi yo.
   • Pou plis enfòmasyon sou paramèt adaptasyon PMA yo, al gade nan mozayik E
     Gid itilizatè PHY transceiver.
8. Sou Example Design tab, chwazi opsyon Simulation pou jenere banc tès la, epi chwazi opsyon Sentèz pou jenere ansyen pyès ki nan konpitè.ampkonsepsyon.
   • Nòt: Ou dwe chwazi omwen youn nan opsyon Simulation oswa Sentèz jenere Ex laample Design Files.
9. Pou Fòma HDL Jenere, chwazi Verilog oswa VHDL.
10. Pou Twous Devlopman Sib chwazi opsyon ki apwopriye a.
    • Nòt: Opsyon Intel Agilex 7 F-Series Transceiver SoC Development Kit la disponib sèlman lè pwojè ou a presize non aparèy Intel Agilex 7 kòmanse ak AGFA012 oswa AGFA014. Lè w chwazi opsyon Twous Devlopman an, plasman PIN yo mete dapre nimewo pati aparèy Intel Agilex 7 Development Kit AGFB014R24A2E2V epi yo ka diferan de aparèy ou chwazi a. Si ou gen entansyon teste konsepsyon an sou pyès ki nan konpitè sou yon PCB diferan, chwazi opsyon Okenn nan epi fè devwa PIN ki apwopriye yo nan .qsf la. file.
11. Klike sou Jenere Example Design. Chwazi Example Design Directory fenèt parèt.
12. Si ou vle modifye konsepsyon an eksampChemen anyè a oswa non soti nan default yo parèt (uflex_ilk_0_example_design), browse nan nouvo chemen an epi tape nouvo konsepsyon ansyen anampnon anyè le.
13. Klike sou OK.

Enfòmasyon ki gen rapò

• Intel Agilex 7 F-Series Transceiver-SoC Development Kit Gid itilizatè
• E-mosaïque Transceiver PHY Gid Itilizatè

Simulation Ex la Designample Testbench
Gade nan Interlaken (2yèm Jenerasyon) Konsepsyon Materyèl Egzample Blòk Nivo segondè pou E-mosaïque NRZ Mode Varyasyon ak Interlaken (2yèm Jenerasyon) Materyèl Design Example Blòk nivo segondè pou E-mosaïque PAM4 mòd varyasyon dyagram blòk nan simulation testbench la.
Figi 8. Pwosedi

Swiv etap sa yo pou simule banc tès la:

1. Nan èd memwa lòd la, chanje nan anyè simulation testbench la. Anyè a seample_installation_dir>/example_design/testbench pou aparèy Intel Agilex 7.
2. Kouri script simulation pou similatè sipòte ou chwazi a. Script la konpile ak kouri tès la nan similatè a. Script ou a ta dwe tcheke si SOP ak EOP konte matche ak apre simulation fini. Gade nan tablo Etap pou kouri simulation.

Tablo 4. Etap pou kouri simulation

Similatè	Enstriksyon yo
ModelSim SE oswa QuestaSim	Nan liy lòd la, tape -do vlog_pro.do Si ou prefere simulation san yo pa pote GUI ModelSim, tape vsim -c -do vlog_pro.do
VCS	Nan liy lòd la, tape sh vcstest.sh
Xcelium	Nan liy lòd la, tape sh xcelium.sh

Analize rezilta yo. Yon simulation siksè voye ak resevwa pakè, epi montre "Tès PASE".
Bann tès la pou konsepsyon ansyen anample konplete travay sa yo:

• Enstansye Interlaken (2yèm jenerasyon) Intel FPGA IP.
• Enprime estati PHY.
• Tcheke senkronizasyon metaframe (SYNC_LOCK) ak limit mo (blòk) (WORD_LOCK).
• Ap tann pou liy endividyèl yo dwe fèmen ak aliyen.
• Kòmanse transmèt pakè yo.
• Tcheke estatistik pake:
  • Erè CRC24
  • SOP yo
  • EOP yo

Sa ki annapre yo samppwodiksyon an montre yon tès simulation siksè kouri nan mòd Interlaken:

Nòt: Konsepsyon nan Interlaken ansyenample simulation testbench voye 100 pake epi resevwa 100 pake. Sa ki annapre yo sampPwodiksyon an montre yon tès simulation ki reyisi nan mòd Interlaken Look-aside:

Nòt: Kantite pake (SOP ak EOP) varye pou chak liy nan konsepsyon Interlaken Lookaside ansyenample simulation sample pwodiksyon.
Enfòmasyon ki gen rapò
Konsepsyon Materyèl Example Konpozan nan paj 6

Konpile ak konfigirasyon konsepsyon Example nan Materyèl
Figi 9. Pwosedi

Pou konpile epi kouri yon tès demonstrasyon sou pyès ki nan konpitè ansyenample konsepsyon, swiv etap sa yo:

1. Asire kenkayri ansyenampjenerasyon konsepsyon an konplè.
2. Nan lojisyèl Intel Quartus Prime Pro Edition, louvri pwojè Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Nan meni an Pwosesis, klike sou Kòmanse Konpilasyon.
4. Apre konpilasyon siksè, yon .sof file ki disponib nan anyè ou espesifye. Swiv etap sa yo pou pwogram pyès ki nan konpitè ansyenample konsepsyon sou aparèy Intel Agilex 7 la:
   • a. Konekte Intel Agilex 7 F-Series Transceiver-SoC Development Kit ak òdinatè lame a.
   • b. Lanse aplikasyon kontwòl revèy la, ki se yon pati nan twous devlopman an, epi mete nouvo frekans pou konsepsyon ansyen anample. Anba a se paramèt frekans lan nan aplikasyon kontwòl revèy la:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Mete sou valè pll_ref_clk(1) dapre egzijans konsepsyon ou.
   • c. Nan meni Zouti, klike sou Programmeur.
   • d. Nan pwogramè a, klike sou Enstalasyon Materyèl.
   • e. Chwazi yon aparèy pwogramasyon.
   • f. Chwazi epi ajoute Intel Agilex 7 F-Series Transceiver-SoC Development Kit la ak sesyon Intel Quartus Prime ou a ka konekte.
   • g. Asire w ke Mode mete sou JTAG.
   • h. Chwazi aparèy Intel Agilex 7 la epi klike sou Ajoute Aparèy. Pwogramè a montre yon dyagram blòk ki genyen koneksyon ant aparèy yo sou tablo w la.
   • mwen. Nan ranje ki gen .sof ou a, tcheke kaz pou .sof la.
   • j. Tcheke kare ki nan kolòn Pwogram/Konfigure.
   • k. Klike sou Kòmanse.

Enfòmasyon ki gen rapò

• Pwogramasyon Intel FPGA Aparèy nan paj 0
• Analize ak debogaj desen ak konsole sistèm
• Intel Agilex 7 F-Series Transceiver-SoC Development Kit Gid itilizatè

Tès konsepsyon pyès ki nan konpitè Example
Apre ou fin konpile Interlaken (2yèm jenerasyon) Intel FPGA IP konsepsyon nwayo ansyenample epi konfigirasyon aparèy ou an, ou ka itilize System Console pou pwogram nwayo IP ak anrejistreman nwayo IP PHY natif natal li yo.

Swiv etap sa yo pou pote konsole sistèm lan epi teste konsepsyon pyès ki nan konpitè ansyenample:

1. Nan lojisyèl Intel Quartus Prime Pro Edition, nan meni Zouti, klike sou Zouti debogaj Sistèm ➤ System Console.
2. Chanje nanample_installation_dir>egzanpample_design/hwtest anyè.
3. Pou louvri yon koneksyon ak JTAG mèt, tape lòd sa a: source sysconsole_testbench.tcl
4. Ou ka vire sou mòd seri entèn loopback ak konsepsyon sa a egzanpample komand:
   • a. stat: Enprime enfòmasyon sou sitiyasyon jeneral.
   • b. sys_reset: Reyajiste sistèm lan.
   • c. loop_on: Li vire sou seri entèn loopback.
   • d. kouri_egzpample_design: Kouri desen an ansyenample.
   • Nòt: Ou dwe kouri kòmand loop_on anvan run_example_design lòd. Run_ex laample_design kouri kòmandman sa yo nan yon sekans: sys_reset->stat->gen_on->stat->gen_off.
   • Nòt: Lè ou chwazi Pèmèt adaptasyon chaj IP mou opsyon, run_ex laampkòmand le_design fè kalibrasyon adaptasyon inisyal la sou bò RX pa kouri lòd la run_load_PMA_configuration.
5. Ou ka fèmen mòd seri entèn loopback ak konsepsyon sa a egzanpampkòmandman:
   • a. loop_off: Etenn loopback seri entèn yo.
6. Ou ka pwogram nwayo IP la ak konsepsyon adisyonèl sa yo egzanpample komand:
   • a. gen_on: Pèmèt dèlko pake.
   • b. gen_off: Enfim dèlko pake.
   • c. run_test_loop: Kouri tès la pou fwa pou varyasyon E-mosaïque NRZ ak PAM4.
   • d. clear_err: Efase tout erè kolan.
   • e. set_test_mode : Mete tès pou kouri nan yon mòd espesifik.
   • f. get_test_mode: Enprime mòd tès aktyèl la.
   • g. set_burst_size : Mete gwosè pete an byte.
   • h. get_burst_size: Enprime enfòmasyon sou gwosè pete.

Tès ki reyisi a enprime mesaj HW_TEST:PASS. Anba a se kritè yo pase pou yon tès kouri:

• Pa gen erè pou CRC32, CRC24, ak checker.
• SOP ak EOP ki transmèt yo ta dwe matche ak resevwa yo.

Sa ki annapre yo samppwodiksyon an montre yon tès siksè nan mòd Interlaken:

Tès ki reyisi a enprime mesaj HW_TEST: PASS. Anba a se kritè yo pase pou yon tès kouri:

• Pa gen erè pou CRC32, CRC24, ak checker.
• SOP ak EOP ki transmèt yo ta dwe matche ak resevwa yo.

Sa ki annapre yo samppwodiksyon an montre yon tès siksè nan mòd Interlaken Lookaside:

Design Example Deskripsyon

Konsepsyon an ansyenample demontre fonksyonalite yo nan nwayo IP Interlaken.

Enfòmasyon ki gen rapò
Interlaken (2yèm jenerasyon) Gid itilizatè FPGA IP

Design Example Konpòtman
Pou teste konsepsyon an nan pyès ki nan konpitè, tape kòmandman sa yo nan System Console::

1. Sous konfigirasyon an file:
   • % sousample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Kouri tès la:
   • % run_example_design
3. Konsepsyon pyès ki nan konpitè Interlaken (2yèm jenerasyon) eksample konplete etap sa yo:
   • a. Reyajiste IP Interlaken (2yèm jenerasyon).
   • b. Konfigure IP Interlaken (2yèm jenerasyon) nan mòd loopback entèn.
   • c. Voye yon kouran pake Interlaken ak done predefini nan chaj la nan koòdone transfè done itilizatè TX nan nwayo IP la.
   • d. Tcheke pake resevwa yo epi rapòte estati a. Pake chèk la enkli nan konsepsyon pyès ki nan konpitè eksample bay kapasite debaz pou tcheke pake sa yo:
     • Tcheke ke sekans pake transmèt la kòrèk.
     • Tcheke ke done yo resevwa yo matche ak valè espere yo lè li asire ke tou de kòmansman an nan pake (SOP) ak nan fen nan pake (EOP) konte aliman pandan y ap done yo te transmèt ak resevwa.

Siyal koòdone
Tablo 5. Design Example Siyal Entèfas

Non Port	Direksyon	Lajè (Bits)	Deskripsyon
mgmt_clk	Antre	1	Antre revèy sistèm. Frekans revèy yo dwe 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Antre	1/2	Revèy referans transceiver. Kondwi RX CDR PLL la.
kontinye…

Non Port	Direksyon	Lajè (Bits)	Deskripsyon
			pll_ref_clk[1] disponib sèlman lè ou aktive Konsève ki pa itilize Nòt: chanèl transceiver pou PAM4 paramèt nan E-mosaïque PAM4 mòd IP varyasyon.
rx_pin	Antre	Kantite liy yo	Reseptè SERDES done PIN.
tx_pin	Sòti	Kantite liy yo	Transmèt PIN done SERDES.
rx_pin_n	Antre	Kantite liy yo	Reseptè SERDES done PIN. Siyal sa a disponib sèlman nan varyasyon aparèy mòd E-mosaïque PAM4.
tx_pin_n	Sòti	Kantite liy yo	Transmèt PIN done SERDES. Siyal sa a disponib sèlman nan varyasyon aparèy mòd E-mosaïque PAM4.
mac_clk_pll_ref	Antre	1	Siyal sa a dwe kondwi pa yon PLL epi li dwe itilize menm sous revèy ki kondwi pll_ref_clk la. Siyal sa a disponib sèlman nan varyasyon aparèy mòd E-mosaïque PAM4.
usr_pb_reset_n	Antre	1	Reyajiste sistèm lan.

Enfòmasyon ki gen rapò
Siyal koòdone

Anrejistre Map
Nòt: • Konsepsyon Egzampadrès enskripsyon an kòmanse ak 0x20** pandan y ap adrès enskripsyon debaz IP Interlaken la kòmanse ak 0x10**.

• Kòd aksè: RO—Li sèlman, ak RW—Li/Ekri.
• Sistèm konsole li desen an eksample anrejistre epi rapòte estati tès la sou ekran an.

Tablo 6. Design Example Register Map pou Interlaken Design Example

Desantre	Non	Aksè	Deskripsyon
8'h00	Rezève
8'h01	Rezève
8'h02	Sistèm PLL reset	RO	Bits sa yo endike sistèm PLL reset demann ak pèmèt valè: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Liy RX ki aliyen	RO	Endike aliyman liy RX a.
8'h04	PAWÒL fèmen	RO	[NUM_LANES–1:0] – Idantifikasyon limit mo (blòk).
kontinye…

Lè ou pèmèt Prezève chanèl transceiver ki pa itilize pou paramèt PAM4, yo ajoute yon pò revèy referans adisyonèl pou konsève kanal esklav PAM4 ki pa itilize a.

Desantre	Non	Aksè	Deskripsyon
8'h05	Sync fèmen	RO	[NUM_LANES–1:0] – Metaframe senkronizasyon.
8'h06 – 8'h09	Konte erè CRC32	RO	Endike kantite erè CRC32 la.
8'h0A	Konte erè CRC24	RO	Endike kantite erè CRC24 la.
8'h0B	Siyal debòde/debòde	RO	Bits sa yo endike: • Bit [3] – TX underflow siyal • Bit [2] – TX debòde siyal • Bit [1] – RX siyal debòde
8'h0C	SOP konte	RO	Endike kantite SOP.
8'h0D	EOP konte	RO	Endike kantite EOP
8'h0E	Konte erè	RO	Endike kantite erè sa yo: • Pèt aliyman liy • Mo kontwòl ilegal • Modèl ankadreman ilegal • Endikatè SOP oswa EOP ki manke
8'h0F	send_data_mm_clk	RW	Ekri 1 nan ti [0] pou pèmèt siyal dèlko a.
8'h10	Erè Checker		Endike erè checker la. (Erè done SOP, erè nimewo chanèl, ak erè done PLD)
8'h11	Sistèm PLL fèmen	RO	Bit [0] endike endikasyon PLL fèmen.
8'h14	TX SOP konte	RO	Endike kantite SOP ki te pwodwi pa dèlko pake a.
8'h15	TX EOP konte	RO	Endike kantite EOP ki te pwodwi pa dèlko pake a.
8'h16	Pake kontinyèl	RW	Ekri 1 nan ti [0] pou pèmèt pake kontinyèl la.
8'h39	Konte erè ECC	RO	Endike kantite erè ECC.
8'h40	ECC korije konte erè	RO	Endike kantite erè ECC korije.

Design Example Enskri kat pou Interlaken Look-aside Design Example
Sèvi ak kat enskri sa a lè ou jenere desen an eksample ak Pèmèt Interlaken Look-aside paramèt mòd vire sou.

Desantre	Non	Aksè	Deskripsyon
8'h00	Rezève
8'h01	Counter Reyajiste	RO	Ekri 1 pou bit [0] pou efase TX ak RX kontè egal bit.
8'h02	Sistèm PLL reset	RO	Bits sa yo endike sistèm PLL reset demann ak pèmèt valè: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Liy RX ki aliyen	RO	Endike aliyman liy RX a.
8'h04	PAWÒL fèmen	RO	[NUM_LANES–1:0] – Idantifikasyon limit mo (blòk).
8'h05	Sync fèmen	RO	[NUM_LANES–1:0] – Metaframe senkronizasyon.
8'h06 – 8'h09	Konte erè CRC32	RO	Endike kantite erè CRC32 la.
8'h0A	Konte erè CRC24	RO	Endike kantite erè CRC24 la.
kontinye…

Desantre	Non	Aksè	Deskripsyon
8'h0B	Rezève
8'h0C	SOP konte	RO	Endike kantite SOP.
8'h0D	EOP konte	RO	Endike kantite EOP
8'h0E	Konte erè	RO	Endike kantite erè sa yo: • Pèt aliyman liy • Mo kontwòl ilegal • Modèl ankadreman ilegal • Endikatè SOP oswa EOP ki manke
8'h0F	send_data_mm_clk	RW	Ekri 1 nan ti [0] pou pèmèt siyal dèlko a.
8'h10	Erè Checker	RO	Endike erè checker la. (Erè done SOP, erè nimewo chanèl, ak erè done PLD)
8'h11	Sistèm PLL fèmen	RO	Bit [0] endike endikasyon PLL fèmen.
8'h13	Konte latansi	RO	Endike kantite latansi.
8'h14	TX SOP konte	RO	Endike kantite SOP ki te pwodwi pa dèlko pake a.
8'h15	TX EOP konte	RO	Endike kantite EOP ki te pwodwi pa dèlko pake a.
8'h16	Pake kontinyèl	RO	Ekri 1 nan ti [0] pou pèmèt pake kontinyèl la.
8'h17	TX ak RX vann san preskripsyon egal	RW	Endike kontwa TX ak RX yo egal.
8'h23	Pèmèt latansi	WO	Ekri 1 nan ti [0] pou pèmèt mezi latansi.
8'h24	Latansi pare	RO	Endike mezi latansi yo pare.

Interlaken (2yèm jenerasyon) Intel Agilex 7 FPGA IP Design Example Achiv Gid Itilizatè yo

• Pou dènye vèsyon ak vèsyon anvan gid itilizatè sa a, al gade nan Interlaken (2yèm
• Jenerasyon) Intel Agilex 7 FPGA IP Design Example User Guide HTML version. Chwazi vèsyon an epi klike sou Download. Si yon IP oswa yon vèsyon lojisyèl pa nan lis la, gid itilizatè a pou IP oswa vèsyon lojisyèl anvan an aplike.
• Vèsyon IP yo se menm jan ak vèsyon lojisyèl Intel Quartus Prime Design Suite jiska v19.1. Soti nan vèsyon lojisyèl Intel Quartus Prime Design Suite 19.2 oswa pita, nwayo IP gen yon nouvo konplo vèsyon IP.

Istwa revizyon dokiman pou Interlaken (2yèm jenerasyon) Intel Agilex 7 FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2023.06.26	23.2	21.1.1	• Te ajoute sipò VHDL pou modèl sentèz ak simulation. • Mizajou non fanmi pwodwi a "Intel Agilex 7".
2022.08.03	21.3	20.0.1	Korije OPN aparèy la pou Intel Agilex F-Series Transceiver-SoC Development Kit la.
2021.10.04	21.3	20.0.1	• Te ajoute sipò pou simulateur QuestaSim. • Retire sipò pou similatè NCSim.
2021.02.24	20.4	20.0.1	• Te ajoute enfòmasyon sou prezève chanèl transceiver ki pa itilize pou PAM4 nan seksyon: Konsepsyon Materyèl Example konpozan. • Te ajoute deskripsyon siyal pll_ref_clk[1] nan seksyon: Siyal koòdone.
2020.12.14	20.4	20.0.0	• Mizajou sample pwodiksyon tès pyès ki nan konpitè pou Interlaken mòd ak Interlaken Look-aside mòd nan seksyon Tès konsepsyon pyès ki nan konpitè Example. • Mete ajou kat enskri pou Interlaken Look-aside konsepsyon eksample nan seksyon Anrejistre Map. • Te ajoute yon kritè pase pou yon tès pyès ki nan konpitè siksè kouri nan seksyon Tès konsepsyon pyès ki nan konpitè Example.
2020.10.16	20.2	19.3.0	Kòmand korije pou kouri kalibrasyon adaptasyon inisyal la sou bò RX nan Tès konsepsyon pyès ki nan konpitè Example seksyon.
2020.06.22	20.2	19.3.0	• Konsepsyon an eksample disponib pou mòd Interlaken Look-aside. • Tès kenkayri nan konsepsyon an eksample ki disponib pou varyasyon aparèy Intel Agilex. • Te ajoute Figi: Dyagram blòk wo nivo pou Interlaken (2yèm Jenerasyon) Konsepsyon Egzample. • Mete ajou seksyon sa yo: —   Kondisyon pyès ki nan konpitè ak lojisyèl —   Estrikti Anyè • Modifye figi sa yo pou mete ajou ki gen rapò ak Interlaken Look-aside: —   Figi: Interlaken (2yèm Jenerasyon) Konsepsyon Materyèl Egzample Diagram Blòk Nivo segondè pou Varyasyon mòd E-tile NRZ —   Figi: Interlaken (2yèm Jenerasyon) Konsepsyon Materyèl Egzample Diagram Blòk Nivo segondè pou Varyasyon mòd E-tile PAM4 • Mizajou Figi: Editè paramèt IP.
kontinye…

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
			• Te ajoute enfòmasyon sou anviwònman frekans yo nan aplikasyon kontwòl revèy nan seksyon an Konpile ak konfigirasyon konsepsyon Example nan Materyèl. • Te ajoute rezilta tès pou Interlaken Look-aside nan seksyon sa yo: —   Simulation Ex la Designample Testbench —   Tès konsepsyon pyès ki nan konpitè Example • Te ajoute sa yo nouvo siyal nan Siyal koòdone seksyon: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Te ajoute kat enskri pou Interlaken Look-aside konsepsyon eksample nan seksyon: Enskri kat.
2019.09.30	19.3	19.2.1	Retire clk100. mgmt_clk sèvi kòm yon revèy referans pou IO PLL nan sa ki annapre yo: •    Figi: Interlaken (2yèm Jenerasyon) Konsepsyon Materyèl Egzample Diagram blòk wo nivo pou E-mosaïque NRZ Mode Varyasyon. •    Figi: Interlaken (2yèm Jenerasyon) Konsepsyon Materyèl Egzample Dyagram blòk wo nivo pou E-mosaïque PAM4 Mode Varyasyon.
2019.07.01	19.2	19.2	Premye lage.

Interlaken (2yèm jenerasyon) Intel Agilex® 7 FPGA IP Design Example Gid itilizatè

Dokiman / Resous

Intel Interlaken 2yèm jenerasyon Agilex 7 FPGA IP Design Example [pdfGid Itilizatè Interlaken 2yèm jenerasyon Agilex 7 FPGA IP Design Example, Interlaken, 2yèm jenerasyon Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

Referans

• Manyèl itilizatè