תוֹכֶן לְהַסתִיר
1 Intel Interlaken דור שני של Agilex 2 FPGA IP Design Example
2 מידע על המוצר
3 הוראות שימוש במוצר
4 מדריך להתחלה מהירה
5 חומרה ותוכנה
6 מידע קשור
7 עיצוב דוגמהample תיאור
8 מסמכים / משאבים
8.1 הפניות

הלוגו של אינטל

Intel Interlaken דור שני של Agilex 2 FPGA IP Design Example

Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-product

מידע על המוצר

ליבת Interlaken (דור שני) FPGA IP היא תכונה של Intel Agilex 2 FPGA. הוא מספק שולחן בדיקה לסימולציה ועיצוב חומרה למשלample שתומך בהידור ובדיקות חומרה. העיצוב לשעברample זמין גם עבור תכונת Interlaken Look-Aside. ליבת ה-IP תומכת במצבי NRZ ו-PAM4 עבור התקני E-tile ויוצרת עיצוב למשלamples עבור כל השילובים הנתמכים של מספר נתיבים וקצבי נתונים.

דרישות חומרה ותוכנה
עיצוב ליבת ה-IP של Interlaken (דור שני) לשעברample דורש את ערכת הפיתוח של Intel Agilex 7 F-Series Transceiver-SoC. אנא עיין במדריך למשתמש של ערכת הפיתוח למידע נוסף.

מבנה ספריות
אינטרלאקן שנוצר (דור שני) לשעברample design כולל את המדריכים הבאים:

  • example_design: מכיל את העיקרית files עבור העיצוב לשעברample.
  • ilk_uflex: מכיל fileזה קשור לאפשרות מצב מבט הצידה של Interlaken.
  • ila_uflex: מכיל files הקשורים לאפשרות Interlaken מבט הצידה (נוצרת רק כאשר נבחרה).

הוראות שימוש במוצר

כדי להשתמש בעיצוב ליבת IP של Interlaken (דור שני) FPGA, למשלample, בצע את השלבים הבאים:

  1. ודא שיש לך את ערכת הפיתוח של Intel Agilex 7 F-Series Transceiver-SoC.
  2. הרכיב את העיצוב למשלample באמצעות סימולטור.
  3. בצע סימולציה פונקציונלית כדי לאמת את העיצוב.
  4. צור את העיצוב למשלample באמצעות עורך הפרמטרים.
  5. הרכיב את העיצוב למשלample באמצעות Quartus Prime.
  6. בצע בדיקות חומרה כדי לאמת את התכנון.

פֶּתֶק: אפשרות Interlaken מבט הצידה זמינה לבחירה בעורך פרמטרי IP. אם נבחר, נוסף files ייווצרו בספריית "ila_uflex".

מדריך להתחלה מהירה

  • ליבת FPGA IP של Interlaken (דור שני) מספקת ספסל בדיקה סימולציה ועיצוב חומרה לשעברample שתומך בהידור ובדיקות חומרה.
  • כאשר אתה יוצר את העיצוב למשלample, עורך הפרמטרים יוצר אוטומטית את fileיש צורך לדמות, להדר ולבדוק את העיצוב בחומרה.
  • העיצוב לשעברample זמין גם עבור תכונת מבט הצידה של Interlaken.
  • שולחן הבדיקה והעיצוב לשעברample תומך במצבי NRZ ו-PAM4 עבור התקני E-tile.
  • ליבת FPGA IP של Interlaken (דור שני) מייצרת עיצוב למשלamples עבור כל השילובים הנתמכים של מספר נתיבים וקצבי נתונים.

איור 1. שלבי פיתוח עבור ה-Design ExampleIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (1)

עיצוב ליבת ה-IP של Interlaken (דור שני) לשעברample תומך בתכונות הבאות:

  • מצב לולאה טורית TX ל-RX פנימי
  • יוצר באופן אוטומטי מנות בגודל קבוע
  • יכולות בדיקת מנות בסיסיות
  • יכולת להשתמש במסוף המערכת כדי לאפס את העיצוב למטרת בדיקה חוזרת
  • התאמת PMA

תאגיד אינטל. כל הזכויות שמורות. Intel, הלוגו של Intel וסימני Intel אחרים הם סימנים מסחריים של Intel Corporation או של חברות הבת שלה. אינטל מתחייבת לביצועים של מוצרי ה-FPGA והמוליכים למחצה שלה למפרטים הנוכחיים בהתאם לאחריות הסטנדרטית של אינטל, אך שומרת לעצמה את הזכות לבצע שינויים בכל מוצר ושירות בכל עת ללא הודעה מוקדמת. אינטל אינה נושאת באחריות או חבות הנובעת מהיישום או השימוש בכל מידע, מוצר או שירות המתוארים כאן, למעט כפי שהוסכם במפורש בכתב על ידי אינטל. ללקוחות אינטל מומלץ להשיג את הגרסה העדכנית ביותר של מפרטי המכשיר לפני הסתמכות על מידע שפורסם ולפני ביצוע הזמנות של מוצרים או שירותים. *שמות ומותגים אחרים עשויים להיטען כרכושם של אחרים.

איור 2. תרשים בלוקים ברמה גבוהה לעיצוב Interlaken (דור שני) Example

מידע קשור

  • מדריך למשתמש של Interlaken (דור שני) FPGA IP
  • הערות פרסום של אינטרלאקן (דור שני) של Intel FPGA IP

חומרה ותוכנה

דרישות חומרה ותוכנה
כדי לבדוק את האקסampלעיצוב, השתמש בחומרה ובתוכנה הבאים:

  • תוכנת Intel® Quartus® Prime Pro Edition
  • מסוף המערכת
  • סימולטורים נתמכים:
    • סימנס* EDA ModelSim* SE או QuestaSim*
    • Synopsys* VCS*
    • קיידנס* Xcelium*
  • Intel Agilex® 7 F-Series Transceiver-SoC ערכת פיתוח (AGFB014R24A2E2V)

מידע קשור
מדריך למשתמש של Intel Agilex 7 F-Series Transceiver-SoC Development Kit
מבנה ספריות
עיצוב ליבת ה-IP של Interlaken (דור שני) לשעברample file ספריות מכילות את הדברים הבאים שנוצרו files עבור העיצוב לשעברample.

איור 3. מבנה המדריך של Interlaken שנוצר (דור שני) דוגמהample DesignIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (3)

תצורת החומרה, הסימולציה והבדיקה files ממוקמים בample_installation_dir>/uflex_ilk_0_example_design.
טבלה 1. Interlaken (דור שני) IP Core Design Hardware Example File תיאורים אלה files נמצאים בample_installation_dir>/uflex_ilk_0_example_design/ exampספריית le_design/quartus.

File שמות תֵאוּר
example_design.qpf פרויקט Intel Quartus Prime file.
example_design.qsf הגדרות פרויקט Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc אילוץ עיצוב של סינופסיס file. אתה יכול להעתיק ולשנות עבור העיצוב שלך.
sysconsole_testbench.tcl רָאשִׁי file לגישה למסוף המערכת

טבלה 2. Interlaken (דור שני) IP Core Testbench File תֵאוּר
זֶה file נמצא בample_installation_dir>/uflex_ilk_0_example_design/ exampספריית le_design/rtl.

File שֵׁם תֵאוּר
top_tb.sv ספסל בדיקה ברמה עליונה file.

טבלה 3. Interlaken (דור שני) IP Core Testbench Scripts
אֵלֶה files נמצאים בample_installation_dir>/uflex_ilk_0_example_design/ exampספריית le_design/testbench.

File שֵׁם תֵאוּר
vcstest.sh סקריפט VCS להפעלת ספסל הבדיקה.
vlog_pro.do סקריפט ModelSim SE או QuestaSim להפעלת ספסל הבדיקה.
xcelium.sh סקריפט Xcelium להפעלת ספסל הבדיקה.

דוגמה לעיצוב חומרהample Components

  • האקסיתample design מחבר בין שעוני ייחוס של מערכת ו-PLL ורכיבי עיצוב נדרשים. האקסample design מגדיר את ליבת ה-IP במצב loopback פנימי ומייצר מנות על ממשק העברת הנתונים של המשתמש של ליבת IP TX. ליבת ה-IP שולחת את החבילות הללו בנתיב הלולאה הפנימי דרך המקלט המשדר.
  • לאחר שמקלט ליבת ה-IP מקבל את החבילות בנתיב הלולאה, הוא מעבד את
  • מנות Interlaken ומשדר אותן על ממשק העברת הנתונים של המשתמש RX. האקסample design בודק שהמנות שהתקבלו והשודרו תואמות.
  • החומרה לשעברampהעיצוב כולל PLLs חיצוניים. אתה יכול לבחון את הטקסט הברור files ל view sampקוד שמיישם שיטה אפשרית אחת לחיבור PLLs חיצוניים ל-Interlaken (דור שני) FPGA IP.
  • עיצוב החומרה של Interlaken (דור שני) לשעברample כולל את הרכיבים הבאים:
    • Interlaken (דור שני) FPGA IP
    • מחולל מנות ובודק מנות
    • JTAG בקר שמתקשר עם מסוף המערכת. אתה מתקשר עם הלוגיקה של הלקוח דרך מסוף המערכת.

איור 4. Interlaken (דור שני) עיצוב חומרה Exampתרשים בלוקים ברמה גבוהה עבור וריאציות מצב NRZ E-tileIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (4)

עיצוב החומרה של Interlaken (דור שני) לשעברample המכוון לווריאציות במצב PAM4 של E-tile דורש שעון נוסף mac_clkin שה-IO PLL יוצר. PLL זה חייב להשתמש באותו שעון התייחסות שמניע את pll_ref_clk.
איור 5. Interlaken (דור שני) עיצוב חומרה Exampתרשים בלוקים ברמה גבוהה עבור וריאציות מצב PAM4 E-tileIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (5)

עבור וריאציות של מצב PAM4 E-tile, כאשר אתה מפעיל את הפרמטר Preserve unused receiver for PAM4 פרמטר, מתווספת יציאת שעון התייחסות נוספת (pll_ref_clk [1]). יציאה זו חייבת להיות מונעת באותו תדר כפי שהוגדר בעורך פרמטרי IP (תדר שעון התייחסות לערוצים שמורים). שימור ערוצי מקלט משדר שאינם בשימוש עבור PAM4 הוא אופציונלי. הסיכה והאילוצים הקשורים שהוקצו לשעון זה גלויים ב-QSF כאשר אתה בוחר בערכת פיתוח Intel Stratix® 10 או Intel Agilex 7 ליצירת עיצוב.
פֶּתֶק: לעיצוב למשלampבסימולציה, ספסל הבדיקה תמיד מגדיר את אותו תדר עבור pll_ref_clk[0] ו-pll_ref_clk[1].
מידע קשור
מדריך למשתמש של Intel Agilex 7 F-Series Transceiver-SoC Development Kit

יצירת העיצוב
איור 6. נוֹהָלIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (6)

בצע את השלבים הבאים כדי ליצור את החומרה למשלampעיצוב וספסל בדיקה:

  1. בתוכנת Intel Quartus Prime Pro Edition, לחץ File ➤ אשף פרויקט חדש כדי ליצור פרויקט חדש של Intel Quartus Prime, או לחץ File ➤ פתח פרויקט לפתיחת פרויקט קיים של Intel Quartus Prime. האשף יבקש ממך לציין מכשיר.
  2. ציין את משפחת המכשירים Intel Agilex 7 ובחר מכשיר לעיצוב שלך.
  3. בקטלוג ה-IP, אתר ולחץ פעמיים על Interlaken (דור שני) Intel FPGA IP. החלון חדש IP Variant מופיע.
  4. ציין שם ברמה העליונה עבור גרסת ה-IP המותאמת אישית שלך. עורך הפרמטרים שומר את הגדרות גרסת ה-IP ב-a file בשם .ip.
  5. לחץ על אישור. עורך הפרמטרים מופיע.
    איור 7. Exampלשונית עיצוב ב-Interlaken (דור שני) של Intel FPGA IP Parameter EditorIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (7)
  6. בכרטיסייה IP, ציין את הפרמטרים עבור גרסת ליבת ה-IP שלך.
  7. בכרטיסייה PMA Adaptation, ציין את פרמטרי התאמת PMA אם אתה מתכנן להשתמש בהתאמת PMA עבור וריאציות התקן E-tile שלך. שלב זה הוא אופציונלי:
    • בחר באפשרות אפשר עומס התאמה IP רך.
    • פֶּתֶק: עליך להפעיל את האפשרות Enable Native PHY Debug Master Endpoint (NPDME) בכרטיסייה IP כאשר התאמת PMA מופעלת.
    • בחר הגדרה מראש של התאמת PMA להתאמת PMA. בחר פרמטר.
    • לחץ על PMA Adaptation Preload כדי לטעון את פרמטרי ההסתגלות הראשוניים והרציפים.
    • ציין את מספר תצורות PMA לתמיכה כאשר מספר תצורות PMA מופעלות באמצעות פרמטר מספר תצורת PMA.
    • בחר איזו תצורת PMA לטעון או לאחסן באמצעות בחר תצורת PMA לטעינה או אחסון.
    • לחץ על טען התאמה מתצורת PMA שנבחרה כדי לטעון את הגדרות תצורת PMA שנבחרו.
    • למידע נוסף על פרמטרי התאמת PMA, עיין ב-E-tile
      מדריך למשתמש של מקלט משדר PHY.
  8. על האקסampבכרטיסייה עיצוב, בחר באפשרות סימולציה כדי ליצור את ספסל הבדיקה, ובחר באפשרות סינתזה כדי ליצור את החומרה לשעברampלעיצוב.
    • פֶּתֶק: עליך לבחור לפחות אחת מאפשרויות הסימולציה או הסינתזה ליצור את ה-Example Design Files.
  9. עבור Generated HDL Format, בחר Verilog או VHDL.
  10. עבור ערכת פיתוח יעד בחר באפשרות המתאימה.
    • פֶּתֶק: האפשרות Intel Agilex 7 F-Series Transceiver SoC Development Kit זמינה רק כאשר הפרויקט שלך מציין את שם המכשיר של Intel Agilex 7 החל ב-AGFA012 או AGFA014. כאשר אתה בוחר באפשרות ערכת פיתוח, הקצאות הפינים נקבעות בהתאם למספר החלק של מכשיר Intel Agilex 7 Development Kit AGFB014R24A2E2V ועשויות להיות שונות מהמכשיר שבחרת. אם אתה מתכוון לבדוק את העיצוב על חומרה על PCB אחר, בחר באפשרות None ובצע את הקצאות הפינים המתאימות ב-.qsf file.
  11. לחץ על צור דוגמהample Design. האקסית הנבחרתampחלון ה-Design Directory מופיע.
  12. אם אתה רוצה לשנות את העיצוב למשלampנתיב הספרייה או השם מברירות המחדל המוצגות (uflex_ilk_0_example_design), דפדף לנתיב החדש והקלד את העיצוב החדש למשלampשם הספרייה.
  13. לחץ על אישור.

מידע קשור

  • מדריך למשתמש של Intel Agilex 7 F-Series Transceiver-SoC Development Kit
  • E-tile משדר PHY מדריך למשתמש

הדמיית ה-Design Example Testbench
עיין ב-Interlaken (דור שני) עיצוב חומרה Example בלוק ברמה גבוהה עבור וריאציות מצב NRZ E-tile ו-Interlaken (דור שני) עיצוב חומרה לשעברample High Level Block עבור E-tile PAM4 Mode Variations דיאגרמות בלוקים של ספסל הבדיקה של הסימולציה.
איור 8. נוֹהָלIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (8)

בצע את השלבים הבאים כדי לדמות את ספסל הבדיקה:

  1. בשורת הפקודה, שנה לספריית סימולציית testbench. המדריך הואample_installation_dir>/example_design/ testbench עבור התקני Intel Agilex 7.
  2. הפעל את סקריפט הסימולציה עבור הסימולטור הנתמך לבחירתך. הסקריפט מרכיב ומריץ את שולחן הבדיקה בסימולטור. הסקריפט שלך צריך לבדוק שספירת ה-SOP וה-EOP תואמת לאחר השלמת הסימולציה. עיין בטבלה שלבים להפעלת סימולציה.

טבלה 4. שלבים להפעלת סימולציה

מַדמֶה הוראות
ModelSim SE או QuestaSim בשורת הפקודה, הקלד -do vlog_pro.do

אם אתה מעדיף לדמות מבלי להעלות את ה-ModelSim GUI, הקלד vsim -c -do vlog_pro.do
VCS בשורת הפקודה, הקלד sh vcstest.sh
Xcelium בשורת הפקודה, הקלד sh xcelium.sh

נתח את התוצאות. סימולציה מוצלחת שולחת ומקבלת מנות, ומציגה "הבדיקה עברה".
ספסל המבחן לעיצוב לשעברample משלים את המשימות הבאות:

  • מציג את ה-Interlaken (דור שני) Intel FPGA IP.
  • מדפיס סטטוס PHY.
  • בודק סנכרון מטא-פריים (SYNC_LOCK) וגבולות מילים (חסימה) (WORD_LOCK).
  • ממתין לנעילה ויישור נתיבים בודדים.
  • מתחיל לשדר מנות.
  • בודק סטטיסטיקות מנות:
    • שגיאות CRC24
    • SOPs
    • EOPs

הס' הבאותampהפלט ממחיש בדיקת סימולציה מוצלחת במצב Interlaken:Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (9)Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (10)

פֶּתֶק: העיצוב לשעבר של אינטרלאקןample simulation testbench שולח 100 מנות ומקבל 100 מנות. הס' הבאותampהפלט ממחיש בדיקת סימולציה מוצלחת במצב מבט הצידה של Interlaken:Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (11)

פֶּתֶק: מספר החבילות (SOPs ו-EOPs) משתנה לפי נתיב בעיצוב Interlaken Lookaside לשעברampסימולציה sampפלט le.
מידע קשור
דוגמה לעיצוב חומרהample Components בעמוד 6

קומפילציה וקביעת תצורה של ה-Design Example בחומרה
איור 9. נוֹהָלIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (12)

לקמפל ולהפעיל מבחן הדגמה על החומרה למשלampלעיצוב, בצע את השלבים הבאים:

  1. ודא חומרה למשלampדור העיצוב הושלם.
  2. בתוכנת Intel Quartus Prime Pro Edition, פתח את פרויקט Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
  3. בתפריט עיבוד, לחץ על התחל הידור.
  4. לאחר הידור מוצלח, קובץ .sof file זמין בספרייה שציינת. בצע את השלבים הבאים כדי לתכנת את החומרה למשלampהעיצוב במכשיר Intel Agilex 7:
    • א. חבר את ערכת הפיתוח של Intel Agilex 7 F-Series Transceiver-SoC למחשב המארח.
    • ב. הפעל את אפליקציית Clock Control, שהיא חלק מערכת הפיתוח, והגדר תדרים חדשים עבור העיצוב לשעברample. להלן הגדרת התדר באפליקציית בקרת השעון:
    • • Si5338 (U37), CLK1- 100 מגה-הרץ
    • • Si5338 (U36), CLK2- 153.6 מגה-הרץ
    • • Si549 (Y2), OUT- הגדר לערך של pll_ref_clk(1) לפי דרישת העיצוב שלך.
    • ג. בתפריט כלים, לחץ על מתכנת.
    • ד. במתכנת, לחץ על הגדרת חומרה.
    • ה. בחר התקן תכנות.
    • ו. בחר והוסף את ערכת הפיתוח של Intel Agilex 7 F-Series Transceiver-SoC שאליה תוכל להתחבר הפעלת Intel Quartus Prime שלך.
    • ז. ודא שמצב מוגדר ל-JTAG.
    • ח. בחר את התקן Intel Agilex 7 ולחץ על הוסף התקן. המתכנת מציג תרשים בלוקים של החיבורים בין ההתקנים בלוח שלך.
    • אני. בשורה עם ה-.sof שלך, סמן את התיבה עבור ה-.sof.
    • י. סמן את התיבה בעמודה תוכנית/הגדר.
    • ק. לחץ על התחל.

מידע קשור

  • תכנות התקני FPGA של Intel בעמוד 0
  • ניתוח וניפוי באגים בעיצובים עם מסוף המערכת
  • מדריך למשתמש של Intel Agilex 7 F-Series Transceiver-SoC Development Kit

בדיקת עיצוב החומרה דוגמהample
לאחר הידור של אינטרלאקן (דור שני) אינטל FPGA IP עיצוב ליבת למשלampכדי להגדיר את ההתקן שלך, תוכל להשתמש במסוף המערכת כדי לתכנת את ליבת ה-IP ואת אוגרי ליבות ה-Native PHY IP המוטבעים שלה.

בצע את השלבים הבאים כדי להעלות את מסוף המערכת ולבדוק את עיצוב החומרה למשלampעל:

  1. בתוכנת Intel Quartus Prime Pro Edition, בתפריט Tools, לחץ על System Debugging Tools ➤ System Console.
  2. שנה ל-ample_installation_dir>exampספריית le_design/ hwtest.
  3. כדי לפתוח חיבור ל-JTAG מאסטר, הקלד את הפקודה הבאה: source sysconsole_testbench.tcl
  4. אתה יכול להפעיל מצב לולאה טורית פנימית עם העיצוב הבא לדוגמהampפקודות le:
    • א. stat: מדפיס מידע כללי על מצב.
    • ב. sys_reset: מאפס את המערכת.
    • ג. loop_on: מפעיל לולאה טורית פנימית.
    • ד. run_example_design: מפעיל את ה-design example.
    • פֶּתֶק: עליך להפעיל את הפקודה loop_on לפני run_exampפקודת le_design. ה-run_example_design מריץ את הפקודות הבאות ברצף: sys_reset->stat->gen_on->stat->gen_off.
    • פֶּתֶק: כאשר אתה בוחר באפשרות Enable adaptation load IP soft IP, run_exampפקודת le_design מבצעת את כיול ההתאמה הראשוני בצד RX על ידי הפעלת הפקודה run_load_PMA_configuration.
  5. אתה יכול לכבות את מצב הלולאה טורית פנימית עם העיצוב הבא למשלampהפקודה:
    • א. loop_off: מכבה לולאה טורית פנימית.
  6. אתה יכול לתכנת את ליבת ה-IP עם העיצוב הנוסף הבא, למשלampפקודות le:
    • א. gen_on: מפעיל מחולל מנות.
    • ב. gen_off: משבית את מחולל מנות.
    • ג. run_test_loop: מפעיל את הבדיקה עבור פעמים עבור וריאציות E-tile NRZ ו-PAM4.
    • ד. clear_err: מנקה את כל סיביות השגיאה הדביקות.
    • ה. set_test_mode : מגדיר בדיקה להפעלה במצב מסוים.
    • ו. get_test_mode: מדפיס את מצב הבדיקה הנוכחי.
    • ז. set_burst_size : מגדיר את גודל התפרצות בבתים.
    • ח. get_burst_size: מדפיס מידע על גודל פרץ.

הבדיקה המוצלחת מדפיסה הודעת HW_TEST:PASS. להלן קריטריוני המעבר לריצת מבחן:

  • אין שגיאות עבור CRC32, CRC24, ו-checker.
  • SOPs ו-EOPs משודרים צריכים להיות תואמים למתקבלים.

הס' הבאותampהפלט ממחיש ריצת בדיקה מוצלחת במצב Interlaken:Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (13)

הבדיקה המוצלחת מדפיסה הודעת HW_TEST : PASS. להלן קריטריוני המעבר לריצת מבחן:

  • אין שגיאות עבור CRC32, CRC24, ו-checker.
  • SOPs ו-EOPs משודרים צריכים להיות תואמים למתקבלים.

הס' הבאותampהפלט ממחיש ריצת בדיקה מוצלחת במצב Interlaken Lookaside:Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (14)Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (15)

עיצוב דוגמהample תיאור

העיצוב לשעברample מדגים את הפונקציונליות של ליבת ה-IP של Interlaken.

מידע קשור
מדריך למשתמש של Interlaken (דור שני) FPGA IP

עיצוב דוגמהample Behavior
כדי לבדוק את העיצוב בחומרה, הקלד את הפקודות הבאות במסוף המערכת:

  1. מקור להגדרה file:
    • % מקורample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
  2. הפעל את הבדיקה:
    • % run_example_design
  3. עיצוב החומרה של Interlaken (דור שני) לשעברample משלים את השלבים הבאים:
    • א. מאפס את ה-IP של Interlaken (דור שני).
    • ב. מגדיר את ה-IP של Interlaken (דור שני) במצב לולאה פנימית.
    • ג. שולח זרם של מנות Interlaken עם נתונים מוגדרים מראש במטען לממשק העברת הנתונים של משתמש TX של ליבת ה-IP.
    • ד. בודק את החבילות שהתקבלו ומדווח על המצב. בודק החבילות הכלול בעיצוב החומרה למשלample מספק את יכולות בדיקת המנות הבסיסיות הבאות:
      • בודק שרצף החבילות המועבר נכון.
      • בודק שהנתונים שהתקבלו תואמים את הערכים הצפויים על ידי הבטחת ספירת תחילת המנה (SOP) וגם ספירת סוף החבילה (EOP) בזמן שידור ומתקבל נתונים.

אותות ממשק
טבלה 5. עיצוב דוגמהample ממשק אותות

שם הנמל כיוון רוחב (סיביות) תֵאוּר
 

mgmt_clk

  

קֶלֶט

  

1

 קלט שעון מערכת. תדר השעון חייב להיות 100 מגה-הרץ.
pll_ref_clk /

pll_ref_clk[1:0](2)

  

קֶלֶט

  

1/2

 שעון ייחוס של מקלט משדר. מניע את ה-RX CDR PLL.
נִמשָׁך…
שם הנמל כיוון רוחב (סיביות) תֵאוּר
      pll_ref_clk[1] זמין רק כאשר אתה מפעיל שמור ללא שימוש

פֶּתֶק: ערוצי משדר עבור PAM4 פרמטר בווריאציות IP במצב E-tile PAM4.
rx_pin קֶלֶט מספר נתיבים סיכת נתונים של מקלט SERDES.
tx_pin תְפוּקָה מספר נתיבים שלח סיכת נתונים של SERDES.
 

rx_pin_n

  

קֶלֶט

  

מספר נתיבים

 סיכת נתונים של מקלט SERDES.

אות זה זמין רק בגרסאות מכשיר במצב E-tile PAM4.
 

tx_pin_n

  

תְפוּקָה

  

מספר נתיבים

 שלח סיכת נתונים של SERDES.

אות זה זמין רק בגרסאות מכשיר במצב E-tile PAM4.
 

 

mac_clk_pll_ref

  

 

קֶלֶט

  

 

1

 אות זה חייב להיות מונע על ידי PLL ועליו להשתמש באותו מקור שעון שמניע את pll_ref_clk.

אות זה זמין רק בגרסאות מכשיר במצב E-tile PAM4.
usr_pb_reset_n קֶלֶט 1 איפוס מערכת.

מידע קשור
אותות ממשק

הרשמה מפה
פֶּתֶק: • עיצוב Exampכתובת הרישום של le מתחילה ב-0x20** בעוד שכתובת הליבה של Interlaken IP מתחילה ב-0x10**.

  • קוד גישה: RO—קריאה בלבד, ו-RW—קריאה/כתיבה.
  • קונסולת המערכת קוראת את העיצוב למשלample רושם ומדווח על מצב הבדיקה על המסך.

טבלה 6. עיצוב דוגמהample Register Map for Interlaken Design Example

לְקַזֵז שֵׁם גִישָׁה תֵאוּר
8:00 שָׁמוּר
8:01 שָׁמוּר
 

 

8:02

  

 

איפוס PLL של המערכת

  

 

RO

 הביטים הבאים מציינים בקשת איפוס וערך הפעלה של מערכת PLL:

• Bit [0] – sys_pll_rst_req

• Bit [1] – sys_pll_rst_en
8:03 נתיב RX מיושר RO מציין את יישור נתיב ה-RX.
 

8:04

  

WORD נעול

  

RO

 [NUM_LANES–1:0] - זיהוי גבולות מילים (בלוק).
נִמשָׁך…

כאשר אתה מפעיל שמירת ערוצי משדר שאינם בשימוש עבור פרמטר PAM4, מתווספת יציאת שעון התייחסות נוספת כדי לשמר את ערוץ העבדים PAM4 שאינו בשימוש.

לְקַזֵז שֵׁם גִישָׁה תֵאוּר
8:05 הסנכרון נעול RO [NUM_LANES–1:0] - סנכרון Metaframe.
8'06 – 8'09 ספירת שגיאות CRC32 RO מציין את ספירת השגיאות של CRC32.
8'h0A ספירת שגיאות CRC24 RO מציין את ספירת השגיאות של CRC24.
 

 

8'h0B

  

 

אות הצפת/יתר

  

 

RO

 הביטים הבאים מציינים:

• Bit [3] - אות זרימת TX

• ביט [2] - אות הצפת TX

• Bit [1] – אות הצפת RX
8'h0C ספירת SOP RO מציין את מספר ה-SOP.
8'h0D ספירת EOP RO מציין את מספר ה-EOP
 

 

8'h0E

  

 

ספירת שגיאות

  

 

RO

 מציין את מספר השגיאות הבאות:

• אובדן יישור נתיב

• מילת שליטה לא חוקית

• תבנית מסגור לא חוקית

• חסר מחוון SOP או EOP
8'h0F send_data_mm_clk RW כתוב 1 לסיביות [0] כדי לאפשר את אות המחולל.
 

8:10

  

שגיאת בודק

   מציין את שגיאת הבודק. (שגיאת נתוני SOP, שגיאת מספר ערוץ ושגיאת נתוני PLD)
8:11 נעילת מערכת PLL RO סיביות [0] מציינת חיווי נעילת PLL.
 

8:14

  

ספירת TX SOP

  

RO

 מציין את מספר ה-SOP שנוצר על ידי מחולל החבילות.
 

8:15

  

ספירת TX EOP

  

RO

 מציין את מספר ה-EOP שנוצר על ידי מחולל החבילות.
8:16 חבילה רציפה RW כתוב 1 לסיביות [0] כדי לאפשר את החבילה הרציפה.
8:39 ספירת שגיאות ECC RO מציין מספר שגיאות ECC.
8:40 ספירת שגיאות מתוקנת ב-ECC RO מציין מספר שגיאות ECC מתוקנות.

עיצוב דוגמהample הרשמה מפה עבור Interlaken Look-Aside Design Example
השתמש במפת הרישום הזו כאשר אתה יוצר את העיצוב למשלample עם פרמטר ה-Enable Interlaken Look-aside mode מופעל.

לְקַזֵז שֵׁם גִישָׁה תֵאוּר
8:00 שָׁמוּר
8:01 איפוס מונה RO כתוב 1 ל-bit [0] כדי לנקות TX ו-RX מונה סיביות שווה.
 

 

8:02

  

 

איפוס PLL של המערכת

  

 

RO

 הביטים הבאים מציינים בקשת איפוס וערך הפעלה של מערכת PLL:

• Bit [0] – sys_pll_rst_req

• Bit [1] – sys_pll_rst_en
8:03 נתיב RX מיושר RO מציין את יישור נתיב ה-RX.
 

8:04

  

WORD נעול

  

RO

 [NUM_LANES–1:0] - זיהוי גבולות מילים (בלוק).
8:05 הסנכרון נעול RO [NUM_LANES–1:0] - סנכרון Metaframe.
8'06 – 8'09 ספירת שגיאות CRC32 RO מציין את ספירת השגיאות של CRC32.
8'h0A ספירת שגיאות CRC24 RO מציין את ספירת השגיאות של CRC24.
נִמשָׁך…
לְקַזֵז שֵׁם גִישָׁה תֵאוּר
8'h0B שָׁמוּר
8'h0C ספירת SOP RO מציין את מספר ה-SOP.
8'h0D ספירת EOP RO מציין את מספר ה-EOP
 

 

8'h0E

  

 

ספירת שגיאות

  

 

RO

 מציין את מספר השגיאות הבאות:

• אובדן יישור נתיב

• מילת שליטה לא חוקית

• תבנית מסגור לא חוקית

• חסר מחוון SOP או EOP
8'h0F send_data_mm_clk RW כתוב 1 לסיביות [0] כדי לאפשר את אות המחולל.
 

8:10

  

שגיאת בודק

  

RO

 מציין את שגיאת הבודק. (שגיאת נתוני SOP, שגיאת מספר ערוץ ושגיאת נתוני PLD)
8:11 נעילת מערכת PLL RO סיביות [0] מציינת חיווי נעילת PLL.
8:13 ספירת חביון RO מציין את מספר השהיה.
 

8:14

  

ספירת TX SOP

  

RO

 מציין את מספר ה-SOP שנוצר על ידי מחולל החבילות.
 

8:15

  

ספירת TX EOP

  

RO

 מציין את מספר ה-EOP שנוצר על ידי מחולל החבילות.
8:16 חבילה רציפה RO כתוב 1 לסיביות [0] כדי לאפשר את החבילה הרציפה.
8:17 מונה TX ו-RX שווים RW מציין שמונה TX ו-RX שווים.
8:23 אפשר חביון WO כתוב 1 לסיביות [0] כדי לאפשר מדידת חביון.
8:24 חביון מוכן RO מציין שמדידת השהיה מוכנה.

Interlaken (דור שני) Intel Agilex 2 FPGA IP Design Example User Guide Archives

  • לגרסה העדכנית והקודמת של מדריך זה, עיין ב-Interlaken (2nd
  • דור) Intel Agilex 7 FPGA IP Design Exampמדריך למשתמש גרסת HTML. בחר את הגרסה ולחץ על הורד. אם גרסת IP או תוכנה אינה מופיעה ברשימה, המדריך למשתמש עבור ה-IP או גרסת התוכנה הקודמת חל.
  • גרסאות IP זהות לגרסאות תוכנת Intel Quartus Prime Design Suite עד v19.1. מגרסה 19.2 ואילך של תוכנת Intel Quartus Prime Design Suite, לליבות IP יש ערכת גירסאות IP חדשה.

היסטוריית תיקוני מסמכים עבור Interlaken (דור שני) Intel Agilex 2 FPGA IP Design Exampהמדריך למשתמש

גרסת מסמך גרסת Intel Quartus Prime גרסת IP שינויים
2023.06.26 23.2 21.1.1 • נוספה תמיכת VHDL עבור מודל סינתזה וסימולציה.

• שם משפחת המוצר עודכן ל-"Intel Agilex 7".
2022.08.03 21.3 20.0.1 תיקן את ה-OPN של המכשיר עבור ערכת הפיתוח של Intel Agilex F-Series Transceiver-SoC.
2021.10.04 21.3 20.0.1 • נוספה תמיכה בסימולטור QuestaSim.

• הוסרה תמיכה בסימולטור NCSim.
2021.02.24 20.4 20.0.1 • נוסף מידע על שימור ערוץ מקלט המשדר שאינו בשימוש עבור PAM4 בסעיף: דוגמה לעיצוב חומרהample Components.

• הוסיף את תיאור האות pll_ref_clk[1] בסעיף: אותות ממשק.
2020.12.14 20.4 20.0.0 • מעודכן ס'ampפלט בדיקת החומרה עבור מצב Interlaken ומצב Interlaken מבט הצידה בסעיף בדיקת עיצוב החומרה דוגמהample.

• מפת רישום מעודכנת עבור Interlaken Look-side design example בקטע הרשמה מפה.

• נוסף קריטריון עובר להפעלת בדיקת חומרה מוצלחת בסעיף בדיקת עיצוב החומרה דוגמהample.
2020.10.16 20.2 19.3.0 פקודה מתוקנת להפעלת כיול ההתאמה הראשוני בצד RX בדיקת עיצוב החומרה דוגמהample סָעִיף.
2020.06.22 20.2 19.3.0 • העיצוב לשעברample זמין עבור מצב מבט הצידה של Interlaken.

• בדיקת חומרה של העיצוב למשלample זמין עבור גרסאות מכשירי Intel Agilex.

• נוסף איור: תרשים בלוקים ברמה גבוהה עבור עיצוב Interlaken (דור שני) Example.

• הסעיפים הבאים עודכנו:

—   דרישות חומרה ותוכנה

—   מבנה ספריות

• שינה את הנתונים הבאים כך שיכללו עדכון הקשור לאינטרלאקן מבט הצידה:

—   איור: Interlaken (דור שני) עיצוב חומרה Exampתרשים בלוקים ברמה גבוהה עבור וריאציות מצב NRZ E-tile

—   איור: Interlaken (דור שני) עיצוב חומרה Exampתרשים בלוקים ברמה גבוהה עבור וריאציות מצב PAM4 E-tile

• מעודכן איור: עורך פרמטרי IP.
נִמשָׁך…
גרסת מסמך גרסת Intel Quartus Prime גרסת IP שינויים
      • נוסף מידע על הגדרות התדר באפליקציית בקרת השעון בסעיף קומפילציה וקביעת תצורה של ה-Design Example בחומרה.

• נוספו פלטי ריצת מבחן עבור Interlaken Look-Aside בסעיפים הבאים:

—   הדמיית ה-Design Example Testbench

—   בדיקת עיצוב החומרה דוגמהample

• נוסף בעקבות אותות חדשים ב אותות ממשק

סָעִיף:

— mgmt_clk

— rx_pin_n

— tx_pin_n

— mac_clk_pll_ref

• נוספה מפת רישום עבור Interlaken Look-side design example in קטע: מפת רישום.
2019.09.30 19.3 19.2.1 הוסר clk100. mgmt_clk משמש כשעון התייחסות ל-IO PLL בפעולות הבאות:

•    איור: Interlaken (דור שני) עיצוב חומרה Exampתרשים בלוקים ברמה גבוהה עבור וריאציות מצב NRZ E-tile.

•    איור: Interlaken (דור שני) עיצוב חומרה Exampתרשים בלוקים ברמה גבוהה עבור וריאציות מצב PAM4 E-tile.
2019.07.01 19.2 19.2 שחרור ראשוני.

Interlaken (דור שני) Intel Agilex® 2 FPGA IP Design Exampהמדריך למשתמש

מסמכים / משאבים

Intel Interlaken דור שני של Agilex 2 FPGA IP Design Example [pdfמדריך למשתמש
Interlaken דור שני של Agilex 2 FPGA IP Design Example, Interlaken, Agilex 2 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

הפניות

השאר תגובה

כתובת האימייל שלך לא תפורסם. שדות חובה מסומנים *