Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example

Informații despre produs

Miezul IP FPGA Interlaken (a doua generație) este o caracteristică a FPGA Intel Agilex 2. Oferă un banc de testare de simulare și un design hardware de exampfișier care acceptă compilarea și testarea hardware-ului. Designul example este disponibil și pentru caracteristica Interlaken Look-aside. Nucleul IP acceptă modul NRZ și PAM4 pentru dispozitivele E-tile și generează design de exampfișiere pentru toate combinațiile acceptate de număr de benzi și rate de date.

Cerințe hardware și software
Designul central IP Interlaken (a doua generație), exampfișierul necesită kitul de dezvoltare Intel Agilex 7 F-Series Transceiver-SoC Development Kit. Vă rugăm să consultați Ghidul utilizatorului al kitului de dezvoltare pentru mai multe informații.

Structura directorului
Interlakenul generat (a doua generație) exampDesignul fișierului include următoarele directoare:

• example_design: Conține principalul files pentru design example.
• ilk_uflex: Conține filesunt legate de opțiunea modului Interlaken Look-aside.
• ila_uflex: Conține files legate de opțiunea mod Interlaken Look-aside (generată numai atunci când este selectată).

Instrucțiuni de utilizare a produsului

Pentru a utiliza Interlaken (a doua generație) FPGA IP core design, de example, urmați acești pași:

1. Asigurați-vă că aveți kitul de dezvoltare Intel Agilex 7 F-Series Transceiver-SoC.
2. Compilați designul example folosind un simulator.
3. Efectuați simulare funcțională pentru a verifica proiectarea.
4. Generați designul exampchiul folosind editorul de parametri.
5. Compilați designul exampfolosind Quartus Prime.
6. Efectuați testarea hardware pentru a valida designul.

Nota: Opțiunea mod Interlaken Look-aside este disponibilă pentru selecție în editorul de parametri IP. Dacă este selectat, suplimentar files vor fi generate în directorul „ila_uflex”.

Ghid de pornire rapidă

• Nucleul IP FPGA Interlaken (a doua generație) oferă un banc de testare de simulare și un design hardware de exampfișier care acceptă compilarea și testarea hardware-ului.
• Când generați designul example, editorul de parametri creează automat fileeste necesar pentru a simula, compila și testa designul în hardware.
• Designul example este disponibil și pentru funcția Interlaken Look-aside.
• Bancul de testare și designul example acceptă modul NRZ și PAM4 pentru dispozitivele E-tile.
• Nucleul IP FPGA Interlaken (a doua generație) generează design, de exampfișiere pentru toate combinațiile acceptate de număr de benzi și rate de date.

Figura 1. Etape de dezvoltare pentru proiectarea Example

Designul central IP Interlaken (a doua generație), example suportă următoarele caracteristici:

• Modul intern de loopback serial TX la RX
• Generează automat pachete de dimensiune fixă
• Capacități de bază de verificare a pachetelor
• Abilitatea de a utiliza Consola de sistem pentru a reseta designul în scopul retestării
• Adaptarea PMA

Intel Corporation. Toate drepturile rezervate. Intel, sigla Intel și alte mărci Intel sunt mărci comerciale ale Intel Corporation sau ale subsidiarelor sale. Intel garantează performanța produselor sale FPGA și semiconductoare conform specificațiilor actuale, în conformitate cu garanția standard Intel, dar își rezervă dreptul de a face modificări oricăror produse și servicii în orice moment, fără notificare. Intel nu își asumă nicio responsabilitate sau răspundere care decurge din aplicarea sau utilizarea oricăror informații, produse sau servicii descrise aici, cu excepția cazului în care Intel a convenit în mod expres în scris. Clienții Intel sunt sfătuiți să obțină cea mai recentă versiune a specificațiilor dispozitivului înainte de a se baza pe orice informații publicate și înainte de a plasa comenzi pentru produse sau servicii. *Alte nume și mărci pot fi revendicate ca fiind proprietatea altora.

Figura 2. Diagrama bloc de nivel înalt pentru proiectarea Interlaken (a doua generație) Example

Informații conexe

• Ghidul utilizatorului FPGA IP Interlaken (a doua generație).
• Note de lansare Intel FPGA IP Interlaken (a doua generație).

Hardware și software

Cerințe hardware și software
Pentru a testa exampproiectarea fișierului, utilizați următorul hardware și software:

• Software Intel® Quartus® Prime Pro Edition
• Consola de sistem
• Simulatoare acceptate:
  • Siemens* EDA ModelSim* SE sau QuestaSim*
  • Sinopsis* VCS*
  • Cadenta* Xcelium*
• Kit de dezvoltare Intel Agilex® 7 F-Series Transceiver-SoC (AGFB014R24A2E2V)

Informații conexe
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Ghid de utilizare
Structura directorului
Designul central IP Interlaken (a doua generație), example file directoarele conțin următoarele generate files pentru design example.

Figura 3. Structura directorului Interlaken generat (a doua generație) Example Design

Configurația hardware, simularea și testarea files sunt situate înample_installation_dir>/uflex_ilk_0_example_design.
Tabelul 1. Interlaken (a doua generație) IP Core Hardware Design Example File Descrieri Acestea files sunt înample_installation_dir>/uflex_ilk_0_example_design/ exampdirectorul le_design/quartus.

File Nume	Descriere
example_design.qpf	Proiectul Intel Quartus Prime file.
example_design.qsf	Setările proiectului Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Constrângere de proiectare Synopsys file. Puteți copia și modifica pentru propriul design.
sysconsole_testbench.tcl	Principal file pentru accesarea Consolei de sistem

Tabelul 2. Interlaken (a doua generație) IP Core Testbench File Descriere
Acest file este inample_installation_dir>/uflex_ilk_0_example_design/ exampdirectorul le_design/rtl.

File Nume	Descriere
top_tb.sv	Banc de testare de nivel superior file.

Tabelul 3. Interlaken (a doua generație) IP Core Testbench Scripts
Aceste files sunt înample_installation_dir>/uflex_ilk_0_example_design/ exampdirectorul le_design/testbench.

File Nume	Descriere
vcstest.sh	Scriptul VCS pentru a rula testbench.
vlog_pro.do	Scriptul ModelSim SE sau QuestaSim pentru a rula testbench.
xcelium.sh	Scriptul Xcelium pentru a rula testbench.

Design hardware Example Componentele

• ExampDesignul conectează ceasurile de referință de sistem și PLL și componentele de proiectare necesare. FostulampDesignul chirului configurează miezul IP în modul loopback intern și generează pachete pe interfața de transfer de date pentru utilizator IP core TX. Nucleul IP trimite aceste pachete pe calea de buclă internă prin transceiver.
• După ce receptorul de bază IP primește pachetele pe calea loopback, procesează
• Interlaken pachetează și le transmite pe interfața de transfer de date utilizator RX. FostulampDesignul fișierului verifică dacă pachetele primite și transmise se potrivesc.
• Hardware-ul exampDesign-ul include PLL-uri externe. Puteți examina textul clar files la view sampcodul care implementează o metodă posibilă de conectare a PLL-urilor externe la IP-ul FPGA Interlaken (a doua generație).
• Designul hardware Interlaken (a doua generație), exampfișierul include următoarele componente:
  • Interlaken (a doua generație) FPGA IP
  • Generator de pachete și Verificator de pachete
  • JTAG controler care comunică cu Consola de sistem. Comunicați cu logica clientului prin Consola de sistem.

Figura 4. Interlaken (a doua generație) Design hardware Example Diagrama bloc de nivel înalt pentru variațiile modului NRZ E-tigla

Designul hardware Interlaken (a doua generație), exampchiul care vizează variațiile de mod E-tile PAM4 necesită un ceas suplimentar mac_clkin pe care îl generează IO PLL. Acest PLL trebuie să utilizeze același ceas de referință care conduce pll_ref_clk.
Figura 5. Interlaken (a doua generație) Design hardware Example Diagrama bloc de nivel înalt pentru variațiile modului E-tigla PAM4

Pentru variațiile modului E-tile PAM4, când activați parametrul Păstrare canale transceiver neutilizate pentru PAM4, se adaugă un port de ceas de referință suplimentar (pll_ref_clk [1]). Acest port trebuie condus la aceeași frecvență ca cea definită în editorul de parametri IP (frecvența ceasului de referință pentru canalele păstrate). Păstrarea canalelor transceiver neutilizate pentru PAM4 este opțională. Pinul și constrângerile aferente atribuite acestui ceas sunt vizibile în QSF atunci când selectați Intel Stratix® 10 sau Intel Agilex 7 kit de dezvoltare pentru generarea designului.
Nota: Pentru design exampsimulare, testbench definește întotdeauna aceeași frecvență pentru pll_ref_clk[0] și pll_ref_clk[1].
Informații conexe
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Ghid de utilizare

Generarea Designului
Figura 6. Procedură

Urmați acești pași pentru a genera hardware-ul de exampproiectarea și bancul de testare:

1. În software-ul Intel Quartus Prime Pro Edition, faceți clic pe File ➤ Expert nou proiect pentru a crea un nou proiect Intel Quartus Prime sau faceți clic File ➤ Deschide Proiect pentru a deschide un proiect Intel Quartus Prime existent. Expertul vă solicită să specificați un dispozitiv.
2. Specificați familia de dispozitive Intel Agilex 7 și selectați dispozitivul pentru designul dvs.
3. În Catalogul IP, localizați și faceți dublu clic pe Interlaken (a doua generație) Intel FPGA IP. Apare fereastra Varianta IP nouă.
4. Specificați un nume de nivel superior pentru variația IP personalizată. Editorul de parametri salvează setările pentru variația IP în a file numit .ip.
5. Faceți clic pe OK. Apare editorul de parametri.
   Figura 7. Exampfila Design din Interlaken (a doua generație) Intel FPGA IP Parameter Editor
6. În fila IP, specificați parametrii pentru variația de bază IP.
7. În fila Adaptare PMA, specificați parametrii de adaptare PMA dacă intenționați să utilizați adaptarea PMA pentru variațiile dispozitivului dvs. E-tile. Acest pas este opțional:
   • Selectați opțiunea Enable adaptation load soft IP.
   • Nota: Trebuie să activați opțiunea Enable Native PHY Debug Master Endpoint (NPDME) în fila IP când adaptarea PMA este activată.
   • Selectați o presetare de adaptare PMA pentru adaptarea PMA Select parametru.
   • Faceți clic pe PMA Adaptation Preload pentru a încărca parametrii de adaptare inițiali și continui.
   • Specificați numărul de configurații PMA de suportat atunci când sunt activate mai multe configurații PMA utilizând parametrul de configurare Număr de PMA.
   • Selectați configurația PMA de încărcat sau stocat folosind Selectați o configurație PMA de încărcat sau stocat.
   • Faceți clic pe Încărcare adaptare din configurația PMA selectată pentru a încărca setările de configurare PMA selectate.
   • Pentru mai multe informații despre parametrii de adaptare PMA, consultați E-tigla
     Ghidul utilizatorului transceiver PHY.
8. Pe Example Design, selectați opțiunea Simulare pentru a genera bancul de testare și selectați opțiunea Sinteză pentru a genera hardware-ul exampproiecta.
   • Nota: Trebuie să selectați cel puțin una dintre opțiunile Simulare sau Sinteză pentru a genera Example Design Files.
9. Pentru Format HDL generat, selectați Verilog sau VHDL.
10. Pentru Target Development Kit, selectați opțiunea corespunzătoare.
    • Nota: Opțiunea Intel Agilex 7 F-Series Transceiver SoC Development Kit este disponibilă numai atunci când proiectul dumneavoastră specifică numele dispozitivului Intel Agilex 7 începând cu AGFA012 sau AGFA014. Când selectați opțiunea Kit de dezvoltare, asignările de pin sunt setate conform numărului de piesă al dispozitivului Intel Agilex 7 Development Kit AGFB014R24A2E2V și pot diferi de dispozitivul selectat. Dacă intenționați să testați designul pe hardware pe un alt PCB, selectați opțiunea Niciunul și faceți alocarea corespunzătoare a pinurilor în .qsf file.
11. Faceți clic pe Generare example Design. Selectați ExampApare fereastra Design Directory.
12. Dacă doriți să modificați designul exampcalea directorului fișierului sau numele din valorile implicite afișate (uflex_ilk_0_example_design), navigați la noua cale și introduceți noul design, exampnumele directorului fișierelor.
13. Faceți clic pe OK.

Informații conexe

• Intel Agilex 7 F-Series Transceiver-SoC Development Kit Ghid de utilizare
• Ghidul utilizatorului E-tile transceiver PHY

Simularea designului Example Testbench
Consultați Interlaken (a doua generație) Hardware Design Example Bloc de nivel înalt pentru variațiile modului E-tigla NRZ și Interlaken (a doua generație) Hardware Design Example Bloc de nivel înalt pentru E-tigla PAM4 Mode Variations diagramele bloc ale bancului de testare de simulare.
Figura 8. Procedură

Urmați acești pași pentru a simula bancul de testare:

1. La promptul de comandă, treceți la directorul de simulare testbench. Directorul esteample_installation_dir>/example_design/ testbench pentru dispozitive Intel Agilex 7.
2. Rulați scriptul de simulare pentru simulatorul acceptat la alegere. Scriptul compilează și rulează testbench în simulator. Scriptul dvs. ar trebui să verifice dacă numărul SOP și EOP se potrivesc după finalizarea simularii. Consultați tabelul Pași pentru rularea simularii.

Tabelul 4. Pași pentru a rula simularea

Simulator	Instrucţiuni
ModelSim SE sau QuestaSim	În linia de comandă, tastați -do vlog_pro.do Dacă preferați să simulați fără a afișa GUI ModelSim, tastați vsim -c -do vlog_pro.do
VCS	În linia de comandă, tastați sh vcstest.sh
Xcelium	În linia de comandă, tastați sh xcelium.sh

Analizați rezultatele. O simulare de succes trimite și primește pachete și afișează „Test PASSED”.
Bancul de testare pentru design example realizează următoarele sarcini:

• Instanțiază IP-ul Intel FPGA Interlaken (a doua generație).
• Imprimă starea PHY.
• Verifică sincronizarea metaframelor (SYNC_LOCK) și limitele cuvântului (bloc) (WORD_LOCK).
• Așteaptă ca benzile individuale să fie blocate și aliniate.
• Începe transmiterea pachetelor.
• Verifică statisticile pachetelor:
  • erori CRC24
  • SOP-uri
  • EOP-uri

Următorul sampIeșirea fișierului ilustrează o rulare de succes a testului de simulare în modul Interlaken:

Nota: Designul Interlaken example simulation testbench trimite 100 de pachete și primește 100 de pachete. UrmatoareleampIeșirea fișierului ilustrează o rulare de succes a testului de simulare în modul Interlaken Look-aside:

Nota: Numărul de pachete (SOP și EOP) variază pe bandă în designul Interlaken Lookaside example simulation sample ieșire.
Informații conexe
Design hardware Example Componente la pagina 6

Compilarea și configurarea designului Example în Hardware
Figura 9. Procedură

Pentru a compila și a rula un test demonstrativ pe hardware, exampdesignul, urmați acești pași:

1. Asigurați-vă că hardware-ul de exampgenerarea designului este completă.
2. În software-ul Intel Quartus Prime Pro Edition, deschideți proiectul Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. În meniul Procesare, faceți clic pe Start Compilation.
4. După o compilare reușită, un .sof file este disponibil în directorul specificat. Urmați acești pași pentru a programa hardware-ul de exampdesign-ul pe dispozitivul Intel Agilex 7:
   • A. Conectați Intel Agilex 7 F-Series Transceiver-SoC Development Kit la computerul gazdă.
   • b. Lansați aplicația Clock Control, care face parte din kit-ul de dezvoltare și setați frecvențe noi pentru design, de example. Mai jos este setarea frecvenței în aplicația Clock Control:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Setați la valoarea pll_ref_clk(1) conform cerințelor dvs. de proiectare.
   • c. În meniul Instrumente, faceți clic pe Programator.
   • d. În Programator, faceți clic pe Configurare hardware.
   • e. Selectați un dispozitiv de programare.
   • f. Selectați și adăugați kitul de dezvoltare Intel Agilex 7 F-Series Transceiver-SoC la care se poate conecta sesiunea dumneavoastră Intel Quartus Prime.
   • g. Asigurați-vă că Modul este setat la JTAG.
   • h. Selectați dispozitivul Intel Agilex 7 și faceți clic pe Adăugare dispozitiv. Programatorul afișează o diagramă bloc a conexiunilor dintre dispozitivele de pe placa dumneavoastră.
   • i. În rândul cu .sof-ul dvs., bifați caseta pentru .sof.
   • j. Bifați caseta din coloana Program/Configurare.
   • k. Faceți clic pe Start.

Informații conexe

• Programarea dispozitivelor Intel FPGA la pagina 0
• Analizarea și depanarea proiectelor cu consola de sistem
• Intel Agilex 7 F-Series Transceiver-SoC Development Kit Ghid de utilizare

Testarea designului hardware Example
După ce ați compilat interlaken (a doua generație) Intel FPGA IP core design exampși configurați dispozitivul, puteți utiliza Consola de sistem pentru a programa miezul IP și registrele sale de bază IP PHY native încorporate.

Urmați acești pași pentru a afișa Consola de sistem și pentru a testa designul hardware, de examppe:

1. În software-ul Intel Quartus Prime Pro Edition, în meniul Instrumente, faceți clic pe Instrumente de depanare a sistemului ➤ Consola de sistem.
2. Schimbați laample_installation_dir>exampdirectorul le_design/ hwtest.
3. Pentru a deschide o conexiune la JTAG master, tastați următoarea comandă: source sysconsole_testbench.tcl
4. Puteți activa modul serial intern loopback cu următorul design, de example comenzi:
   • A. stat: Imprimă informații despre starea generală.
   • b. sys_reset: Resetează sistemul.
   • c. loop_on: pornește loopback serial intern.
   • d. run_example_design: rulează designul de example.
   • Nota: Trebuie să rulați comanda loop_on înainte de run_exampcomanda le_design. Run_example_design rulează următoarele comenzi într-o secvență: sys_reset->stat->gen_on->stat->gen_off.
   • Nota: Când selectați opțiunea Enable adaptation load soft IP, run_exampComanda le_design efectuează calibrarea de adaptare inițială pe partea RX prin rularea comenzii run_load_PMA_configuration.
5. Puteți dezactiva modul serial intern loopback cu următorul design, de exampcomanda le:
   • A. loop_off: dezactivează loopback-ul serial intern.
6. Puteți programa nucleul IP cu următorul design suplimentar, de example comenzi:
   • A. gen_on: Activează generatorul de pachete.
   • b. gen_off: Dezactivează generatorul de pachete.
   • c. run_test_loop: rulează testul pentru timpi pentru variațiile E-tigla NRZ și PAM4.
   • d. clear_err: Șterge toți biții de eroare sticky.
   • e. set_test_mode : Setează testul pentru a rula într-un anumit mod.
   • f. get_test_mode: Imprimă modul de testare curent.
   • g. set_burst_size : Setează dimensiunea exploziei în octeți.
   • h. get_burst_size: Imprimă informații despre dimensiunea burst.

Testul reușit afișează mesajul HW_TEST:PASS. Mai jos sunt criteriile de promovare pentru o rulare de testare:

• Nu există erori pentru CRC32, CRC24 și verificator.
• SOP-urile și EOP-urile transmise ar trebui să se potrivească cu cele primite.

Următorul sampIeșirea fișierului ilustrează o rulare de test cu succes în modul Interlaken:

Testul reușit afișează mesajul HW_TEST: PASS. Mai jos sunt criteriile de promovare pentru o rulare de testare:

• Nu există erori pentru CRC32, CRC24 și verificator.
• SOP-urile și EOP-urile transmise ar trebui să se potrivească cu cele primite.

Următorul sampIeșirea fișierului ilustrează o rulare de test cu succes în modul Interlaken Lookaside:

Design Example Descriere

Designul example demonstrează funcționalitățile nucleului IP Interlaken.

Informații conexe
Ghidul utilizatorului FPGA IP Interlaken (a doua generație).

Design Example Behavior
Pentru a testa designul în hardware, tastați următoarele comenzi în Consola de sistem::

1. Sursă configurația file:
   • % sursăample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Rulați testul:
   • % run_example_design
3. Designul hardware Interlaken (a doua generație), example parcurge următorii pași:
   • A. Resetează IP-ul Interlaken (a doua generație).
   • b. Configurați IP-ul Interlaken (a doua generație) în modul loopback intern.
   • c. Trimite un flux de pachete Interlaken cu date predefinite în sarcina utilă către interfața de transfer de date utilizator TX a nucleului IP.
   • d. Verifică pachetele primite și raportează starea. Verificatorul de pachete inclus în designul hardware exampchiul oferă următoarele capabilități de bază de verificare a pachetelor:
     • Verifică dacă secvența pachetelor transmise este corectă.
     • Verifică dacă datele primite se potrivesc cu valorile așteptate, asigurându-se că atât la începutul pachetului (SOP) cât și la sfârșitul pachetului (EOP) sunt aliniate în timp ce datele sunt transmise și primite.

Semnale de interfață
Tabelul 5. Design Example Semnale de interfață

Numele portului	Direcţie	Lățime (biți)	Descriere
mgmt_clk	Intrare	1	Intrare ceas de sistem. Frecvența ceasului trebuie să fie de 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Intrare	1/2	Ceasul de referință al transceiverului. Conduce RX CDR PLL.
a continuat…

Numele portului	Direcţie	Lățime (biți)	Descriere
			pll_ref_clk[1] este disponibil numai când activați Păstrați nefolosit Nota: canale transceiver pentru PAM4 parametrul în modul E-tile PAM4 variații IP.
rx_pin	Intrare	Numărul de benzi	Pinul de date SERDES al receptorului.
tx_pin	Ieșire	Numărul de benzi	Transmite codul de date SERDES.
rx_pin_n	Intrare	Numărul de benzi	Pinul de date SERDES al receptorului. Acest semnal este disponibil numai în variantele dispozitivului E-tile PAM4.
tx_pin_n	Ieșire	Numărul de benzi	Transmite codul de date SERDES. Acest semnal este disponibil numai în variantele dispozitivului E-tile PAM4.
mac_clk_pll_ref	Intrare	1	Acest semnal trebuie să fie condus de un PLL și trebuie să folosească aceeași sursă de ceas care conduce pll_ref_clk. Acest semnal este disponibil numai în variantele dispozitivului E-tile PAM4.
usr_pb_reset_n	Intrare	1	Resetarea sistemului.

Informații conexe
Semnale de interfață

Înregistrează Harta
Nota: • Design Exampadresa de registru a fișierului începe cu 0x20**, în timp ce adresa de registru de bază IP Interlaken începe cu 0x10**.

• Cod de acces: RO—Numai citire și RW—Citire/Scrie.
• Consola de sistem citește designul de exampfișierul înregistrează și raportează starea testului pe ecran.

Tabelul 6. Design Example Register Map pentru Interlaken Design Example

Offset	Nume	Acces	Descriere
8'h00	Rezervat
8'h01	Rezervat
8'h02	Resetarea PLL a sistemului	RO	Următorii biți indică cererea de resetare PLL a sistemului și valoarea de activare: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Banda RX aliniată	RO	Indică alinierea benzii RX.
8'h04	WORD blocat	RO	[NUM_LANES–1:0] – Identificarea limitelor cuvântului (bloc).
a continuat…

Când activați Păstrarea canalelor transceiver neutilizate pentru parametrul PAM4, se adaugă un port de ceas de referință suplimentar pentru a păstra canalul slave PAM4 neutilizat.

Offset	Nume	Acces	Descriere
8'h05	Sincronizare blocată	RO	[NUM_LANES–1:0] – Sincronizare metaframe.
8'06 – 8'09	Număr de erori CRC32	RO	Indică numărul de erori CRC32.
8'h0A	Număr de erori CRC24	RO	Indică numărul de erori CRC24.
8'h0B	Semnal de depășire/depășire	RO	Următorii biți indică: • Bit [3] – semnal TX underflow • Bit [2] – semnal de depășire TX • Bit [1] – semnal de depășire RX
8'h0C	Număr SOP	RO	Indică numărul de SOP.
8'h0D	Număr EOP	RO	Indică numărul de EOP
8'h0E	Număr de erori	RO	Indică numărul următoarelor erori: • Pierderea alinierii benzii • Cuvânt de control ilegal • Model de încadrare ilegal • Lipsește indicatorul SOP sau EOP
8'h0F	send_data_mm_clk	RW	Scrieți 1 la bitul [0] pentru a activa semnalul generatorului.
8'h10	Eroare de verificare		Indică eroarea verificatorului. (Eroare de date SOP, eroare de număr de canal și eroare de date PLD)
8'h11	Blocare PLL de sistem	RO	Bitul [0] indică indicarea blocării PLL.
8'h14	TX SOP număr	RO	Indică numărul de SOP generate de generatorul de pachete.
8'h15	TX EOP număr	RO	Indică numărul de EOP generat de generatorul de pachete.
8'h16	Pachet continuu	RW	Scrieți 1 la bitul [0] pentru a activa pachetul continuu.
8'h39	Număr de erori ECC	RO	Indică numărul de erori ECC.
8'h40	ECC a corectat numărul de erori	RO	Indică numărul de erori ECC corectate.

Design Example Register Map pentru Interlaken Look-aside Design Example
Utilizați această hartă de registru atunci când generați designul de exampfișier cu parametrul Activare mod Interlaken Look-aside activat.

Offset	Nume	Acces	Descriere
8'h00	Rezervat
8'h01	Resetarea contorului	RO	Scrieți 1 la bitul [0] pentru a șterge bitul egal al contorului TX și RX.
8'h02	Resetarea PLL a sistemului	RO	Următorii biți indică cererea de resetare PLL a sistemului și valoarea de activare: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Banda RX aliniată	RO	Indică alinierea benzii RX.
8'h04	WORD blocat	RO	[NUM_LANES–1:0] – Identificarea limitelor cuvântului (bloc).
8'h05	Sincronizare blocată	RO	[NUM_LANES–1:0] – Sincronizare metaframe.
8'06 – 8'09	Număr de erori CRC32	RO	Indică numărul de erori CRC32.
8'h0A	Număr de erori CRC24	RO	Indică numărul de erori CRC24.
a continuat…

Offset	Nume	Acces	Descriere
8'h0B	Rezervat
8'h0C	Număr SOP	RO	Indică numărul de SOP.
8'h0D	Număr EOP	RO	Indică numărul de EOP
8'h0E	Număr de erori	RO	Indică numărul următoarelor erori: • Pierderea alinierii benzii • Cuvânt de control ilegal • Model de încadrare ilegal • Lipsește indicatorul SOP sau EOP
8'h0F	send_data_mm_clk	RW	Scrieți 1 la bitul [0] pentru a activa semnalul generatorului.
8'h10	Eroare de verificare	RO	Indică eroarea verificatorului. (Eroare de date SOP, eroare de număr de canal și eroare de date PLD)
8'h11	Blocare PLL de sistem	RO	Bitul [0] indică indicarea blocării PLL.
8'h13	Număr de latență	RO	Indică numărul de latență.
8'h14	TX SOP număr	RO	Indică numărul de SOP generate de generatorul de pachete.
8'h15	TX EOP număr	RO	Indică numărul de EOP generat de generatorul de pachete.
8'h16	Pachet continuu	RO	Scrieți 1 la bitul [0] pentru a activa pachetul continuu.
8'h17	Contor TX și RX egal	RW	Indică contorul TX și RX sunt egale.
8'h23	Activați latența	WO	Scrieți 1 la bit [0] pentru a activa măsurarea latenței.
8'h24	Latență gata	RO	Indică faptul că măsurarea latenței este gata.

Interlaken (a doua generație) Intel Agilex 2 FPGA IP Design Example Arhivele ghidului utilizatorului

• Pentru cele mai recente și anterioare versiuni ale acestui ghid de utilizare, consultați Interlaken (2nd
• Generație) Intel Agilex 7 FPGA IP Design ExampGhidul utilizatorului versiunea HTML. Selectați versiunea și faceți clic pe Descărcare. Dacă o versiune IP sau software nu este listată, se aplică ghidul utilizatorului pentru IP-ul sau versiunea software anterioară.
• Versiunile IP sunt aceleași cu versiunile software Intel Quartus Prime Design Suite până la v19.1. De la versiunea software Intel Quartus Prime Design Suite 19.2 sau mai recentă, nucleele IP au o nouă schemă de versiuni IP.

Istoricul revizuirilor documentelor pentru Interlaken (a doua generație) Intel Agilex 2 FPGA IP Design Example Ghidul utilizatorului

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
2023.06.26	23.2	21.1.1	• S-a adăugat suport VHDL pentru modelul de sinteză și simulare. • Numele familiei de produse a fost actualizat la „Intel Agilex 7”.
2022.08.03	21.3	20.0.1	S-a corectat OPN-ul dispozitivului pentru kitul de dezvoltare Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• S-a adăugat suport pentru simulatorul QuestaSim. • S-a eliminat suportul pentru simulatorul NCSim.
2021.02.24	20.4	20.0.1	• S-au adăugat informații despre păstrarea canalului transceiver neutilizat pentru PAM4 în secțiunea: Design hardware Example Componentele. • S-a adăugat descrierea semnalului pll_ref_clk[1] în secțiunea: Semnale de interfață.
2020.12.14	20.4	20.0.0	• Actualizat sampIeșirea de testare hardware pentru modul Interlaken și modul Interlaken Look-aside în secțiune Testarea designului hardware Example. • Harta de înregistrare actualizată pentru designul Interlaken Look-aside example in sectiune Înregistrează Harta. • S-a adăugat un criteriu de trecere pentru un test de hardware cu succes în secțiune Testarea designului hardware Example.
2020.10.16	20.2	19.3.0	Comanda corectată pentru a rula calibrarea de adaptare inițială pe partea RX în interior Testarea designului hardware Example secțiune.
2020.06.22	20.2	19.3.0	• Designul example este disponibil pentru modul Interlaken Look-aside. • Testarea hardware a designului exampfișierul este disponibil pentru variantele dispozitivelor Intel Agilex. • Adăugat Figura: Diagrama bloc la nivel înalt pentru proiectarea Interlaken (a doua generație) Example. • Actualizate următoarele secțiuni: —   Cerințe hardware și software —   Structura directorului • S-au modificat următoarele cifre pentru a include actualizarea legată de Interlaken Look-aside: —   Figura: Interlaken (a doua generație) Design hardware Example Diagrama bloc de nivel înalt pentru variațiile modului E-tile NRZ —   Figura: Interlaken (a doua generație) Design hardware Example Diagrama bloc de nivel înalt pentru variațiile modului E-tile PAM4 • Actualizat Figura: Editorul parametrilor IP.
a continuat…

Versiunea documentului	Versiunea Intel Quartus Prime	Versiunea IP	Schimbări
			• S-au adăugat informații despre setările de frecvență în aplicația de control al ceasului în secțiunea Compilarea și configurarea designului Example în Hardware. • S-au adăugat ieșiri de testare pentru Interlaken Look-aside în următoarele secțiuni: —   Simularea designului Example Testbench —   Testarea designului hardware Example • Adăugat în urma noilor semnale în Semnale de interfață secțiune: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • S-a adăugat o hartă de înregistrare pentru designul Interlaken Look-aside, exampintra in secțiunea: Înregistrare Hartă.
2019.09.30	19.3	19.2.1	S-a eliminat clk100. mgmt_clk servește ca ceas de referință pentru IO PLL în următoarele: •    Figura: Interlaken (a doua generație) Design hardware Example Diagrama bloc de nivel înalt pentru variațiile modului NRZ E-tigla. •    Figura: Interlaken (a doua generație) Design hardware Example Diagrama bloc de nivel înalt pentru variațiile modului E-tigla PAM4.
2019.07.01	19.2	19.2	Lansare inițială.

Interlaken (a doua generație) Intel Agilex® 2 FPGA IP Design Example Ghidul utilizatorului

Documente/Resurse

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example [pdfGhid de utilizare Interlaken a doua generație Agilex 2 FPGA IP Design Example, Interlaken, 2nd Generation Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

Referințe

• Manual de utilizare