مواد لڪائڻ
1 Intel Interlaken 2nd Generation Agilex 7 FPGA IP ڊيزائن Example
2 پيداوار جي ڄاڻ
3 پيداوار جي استعمال جون هدايتون
4 تڪڙو شروع ھدايت
5 هارڊويئر ۽ سافٽ ويئر
6 لاڳاپيل معلومات
7 ڊيزائن Exampوضاحت
8 دستاويز / وسيلا
8.1 حوالو

Intel-logo

Intel Interlaken 2nd Generation Agilex 7 FPGA IP ڊيزائن Example

Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampلي-پراڊڪٽ

پيداوار جي ڄاڻ

Interlaken (2nd Generation) FPGA IP core Intel Agilex 7 FPGA جي هڪ خصوصيت آهي. اهو مهيا ڪري ٿو هڪ تخليق ٽيسٽ بينچ ۽ هڪ هارڊويئر ڊيزائن اڳample جيڪو تاليف ۽ هارڊويئر ٽيسٽ کي سپورٽ ڪري ٿو. ڊزائن جو مثالample پڻ موجود آهي Interlaken Look-side فيچر لاءِ. IP ڪور اي-ٽائل ڊوائيسز لاءِ NRZ ۽ PAM4 موڊ کي سپورٽ ڪري ٿو ۽ ڊيزائن ٺاهي ٿو اڳamples لينن جي تعداد ۽ ڊيٽا جي شرحن جي سڀني معاون مجموعن لاءِ.

هارڊويئر ۽ سافٽ ويئر گهرجون
The Interlaken (2nd Generation) IP core design exampلي کي ضرورت آهي Intel Agilex 7 F-Series Transceiver-SoC ڊولپمينٽ کٽ. مھرباني ڪري ڏسو صارف گائيڊ ڊولپمينٽ کٽ جي وڌيڪ معلومات لاءِ.

ڊاريڪٽري جي جوڙجڪ
ٺاهيل Interlaken (2nd Generation) exampلي ڊيزائن ۾ هيٺيون ڊائريڪٽريون شامل آهن:

  • example_design: مکيه تي مشتمل آهي files ڊزائينز لاءِ exampلي.
  • ilk_uflex: تي مشتمل آهي files سان لاڳاپيل آهي Interlaken Look-side mode آپشن.
  • ila_uflex: تي مشتمل آهي files سان لاڳاپيل آهي Interlaken Look-side mode آپشن (ٺھيل صرف جڏھن چونڊيو ويو).

پيداوار جي استعمال جون هدايتون

استعمال ڪرڻ لاءِ Interlaken (2nd Generation) FPGA IP core design exampپوء، انهن قدمن تي عمل ڪريو:

  1. پڪ ڪريو ته توهان وٽ Intel Agilex 7 F-Series Transceiver-SoC ڊولپمينٽ کٽ آهي.
  2. ٺاھ جوڙ ڪريو exampهڪ simulator استعمال ڪندي.
  3. ڊيزائن جي تصديق ڪرڻ لاءِ فنڪشنل تخليق کي انجام ڏيو.
  4. ٺاھيو ڊيزائن example parameter editor استعمال ڪندي.
  5. ٺاھ جوڙ ڪريو exampQuartus Prime استعمال ڪندي.
  6. ڊيزائن کي درست ڪرڻ لاءِ هارڊويئر ٽيسٽ انجام ڏيو.

نوٽ: Interlaken Look-side mode آپشن موجود آهي چونڊ لاءِ IP parameter editor ۾. جيڪڏهن چونڊيو، اضافي files ٺاهي ويندي "ila_uflex" ڊاريڪٽري ۾.

تڪڙو شروع ھدايت

  • The Interlaken (2nd Generation) FPGA IP core هڪ سموليشن ٽيسٽ بينچ ۽ هڪ هارڊويئر ڊيزائن مهيا ڪري ٿوample جيڪو تاليف ۽ هارڊويئر ٽيسٽ کي سپورٽ ڪري ٿو.
  • جڏهن توهان ڊزائين ٺاهي رهيا آهيو example، پيٽرولر ايڊيٽر پاڻمرادو ٺاهي ٿو fileهارڊويئر ۾ ڊيزائن کي تخليق ڪرڻ، مرتب ڪرڻ ۽ جانچڻ لاءِ ضروري آهي.
  • ڊزائن جو مثالample پڻ موجود آهي Interlaken Look-side feature لاءِ.
  • ٽيسٽ بينچ ۽ ڊيزائن اڳوڻيample سپورٽ ڪري ٿو NRZ ۽ PAM4 موڊ اي ٽائل ڊوائيسز لاءِ.
  • The Interlaken (2nd Generation) FPGA IP core ٺاھي ٿو ڊيزائن examples لينن جي تعداد ۽ ڊيٽا جي شرحن جي سڀني معاون مجموعن لاءِ.

شڪل 1. ڊيزائن جي ترقي لاء قدم ExampleIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (1)

The Interlaken (2nd Generation) IP core design exampهيٺ ڏنل خاصيتن کي سپورٽ ڪري ٿو:

  • اندروني TX کان RX سيريل لوپ بڪ موڊ
  • خودڪار طور تي مقرر ٿيل سائيز پيڪيٽ ٺاهي ٿو
  • بنيادي پيڪيٽ جي چڪاس جي صلاحيتون
  • سسٽم ڪنسول استعمال ڪرڻ جي صلاحيت ٻيهر ٽيسٽ جي مقصد لاء ڊزائين ري سيٽ ڪرڻ لاء
  • PMA موافقت

Intel Corporation. سڀ حق محفوظ آهن. Intel، Intel لوگو، ۽ ٻيا Intel نشان آھن Intel Corporation يا ان جي ماتحت ادارن جا ٽريڊ مارڪ. Intel وارنٽي ڏئي ٿو پنهنجي FPGA ۽ سيمڪنڊڪٽر پروڊڪٽس جي ڪارڪردگي کي موجوده وضاحتن مطابق Intel جي معياري وارنٽي مطابق، پر ڪنهن به وقت بغير اطلاع جي ڪنهن به پروڊڪٽس ۽ خدمتن ۾ تبديليون ڪرڻ جو حق محفوظ رکي ٿو. Intel هتي بيان ڪيل ڪنهن به معلومات، پراڊڪٽ، يا خدمت جي ايپليڪيشن يا استعمال مان پيدا ٿيندڙ ڪابه ذميواري يا ذميواري قبول نه ڪندو آهي سواءِ انٽيل طرفان لکڻ ۾ واضح طور تي اتفاق ڪيو ويو. Intel گراهڪن کي صلاح ڏني وئي آهي ته ڪنهن به شايع ٿيل معلومات تي ڀروسو ڪرڻ کان پهريان ۽ پروڊڪٽس يا خدمتن لاءِ آرڊر ڏيڻ کان پهريان ڊوائيس جي وضاحتن جو جديد نسخو حاصل ڪن. * ٻيا نالا ۽ برانڊ ٻين جي ملڪيت طور دعوي ڪري سگھن ٿا.

شڪل 2. انٽرليڪن (2nd جنريشن) ڊيزائن Example

لاڳاپيل معلومات

  • Interlaken (2nd Generation) FPGA IP يوزر گائيڊ
  • Interlaken (2nd Generation) Intel FPGA IP رليز نوٽس

هارڊويئر ۽ سافٽ ويئر

هارڊويئر ۽ سافٽ ويئر گهرجون
اڳوڻي کي جانچڻ لاءampلي ڊيزائن، هيٺ ڏنل هارڊويئر ۽ سافٽ ويئر استعمال ڪريو:

  • Intel® Quartus® Prime Pro Edition سافٽ ويئر
  • سسٽم ڪنسول
  • سپورٽ ٿيل simulators:
    • Siemens* EDA ModelSim* SE يا QuestaSim*
    • Synopsys * VCS *
    • Cadence * Xcelium *
  • Intel Agilex® 7 F-Series Transceiver-SoC ڊولپمينٽ کٽ (AGFB014R24A2E2V)

لاڳاپيل معلومات
Intel Agilex 7 F-Series Transceiver-SoC ڊولپمينٽ کٽ يوزر گائيڊ
ڊاريڪٽري جي جوڙجڪ
The Interlaken (2nd Generation) IP core design example file ڊاريڪٽري هيٺ ڏنل ٺاهيل تي مشتمل آهي files ڊزائينز لاءِ exampلي.

شڪل 3. ٺاهيل انٽرليڪن جي ڊائريڪٽري جي جوڙجڪ (2nd نسل) Exampلي ڊزائنIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (3)

هارڊويئر جي ترتيب، تخليق، ۽ ٽيسٽ files ۾ واقع آهنample_installation_dir>/uflex_ilk_0_example_design.
ٽيبل 1. Interlaken (2nd Generation) IP Core Hardware Design Example File وضاحت هنن files ۾ آهنample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus ڊاريڪٽري.

File نالا وصف
example_design.qpf Intel Quartus Prime پروجيڪٽ file.
example_design.qsf Intel Quartus Prime پروجيڪٽ سيٽنگون file
example_design.sdc جtag_time_template.sdc Synopsys ڊيزائن جي پابندي file. توھان نقل ڪري سگھوٿا ۽ پنھنجي ڊزائن لاءِ ترميم ڪري سگھوٿا.
sysconsole_testbench.tcl مکيه file سسٽم ڪنسول تائين رسائي لاءِ

ٽيبل 2. Interlaken (2nd Generation) IP ڪور ٽيسٽ بينچ File وصف
هي file ۾ آهيample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl ڊاريڪٽري.

File نالو وصف
top_tb.sv اعليٰ سطحي ٽيسٽ بينچ file.

ٽيبل 3. Interlaken (2nd Generation) IP ڪور ٽيسٽ بينچ اسڪرپٽ
هنن files ۾ آهنample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench ڊاريڪٽري.

File نالو وصف
vcstest.sh ٽيسٽ بينچ کي هلائڻ لاءِ وي سي ايس اسڪرپٽ.
vlog_pro.do ٽيسٽ بينچ کي هلائڻ لاءِ ModelSim SE يا QuestaSim اسڪرپٽ.
xcelium.sh Xcelium اسڪرپٽ ٽيسٽ بينچ کي هلائڻ لاء.

هارڊويئر ڊيزائن Exampاجزاء

  • سابقampلي ڊيزائن سسٽم ۽ پي ايل ايل ريفرنس ڪلاڪ ۽ گهربل ڊيزائن اجزاء کي ڳنڍي ٿو. سابقampلي ڊيزائن IP ڪور کي اندروني لوپ بڪ موڊ ۾ ترتيب ڏئي ٿو ۽ IP ڪور TX صارف ڊيٽا جي منتقلي انٽرفيس تي پيڪيٽ ٺاهي ٿو. IP ڪور انهن پيڪن کي اندروني لوپ بڪ رستي تي ٽرانسيور ذريعي موڪلي ٿو.
  • آئي پي ڪور وصول ڪندڙ کان پوءِ پيڪٽس وصول ڪري ٿو لوپ بڪ رستي تي، اهو پروسيس ڪري ٿو
  • Interlaken packets ۽ انھن کي منتقل ڪري ٿو RX صارف ڊيٽا جي منتقلي انٽرفيس تي. سابقampلي ڊيزائن چيڪ ڪري ٿو ته پيڪيٽ مليل ۽ منتقل ٿيل ميچ.
  • هارڊويئر Exampلي ڊيزائن ۾ خارجي پي ايل ايل شامل آهن. توهان صاف متن جي جانچ ڪري سگهو ٿا files کان view sample ڪوڊ جيڪو هڪ ممڪن طريقو لاڳو ڪري ٿو ٻاهرين PLLs کي انٽرليڪن (2nd Generation) FPGA IP سان ڳنڍڻ لاءِ.
  • The Interlaken (2nd Generation) هارڊويئر ڊيزائن exampهيٺ ڏنل اجزاء شامل آهن:
    • Interlaken (2nd Generation) FPGA IP
    • پيڪٽ جنريٽر ۽ پيڪٽ چيڪ ڪندڙ
    • JTAG ڪنٽرولر جيڪو سسٽم ڪنسول سان رابطو ڪري ٿو. توهان سسٽم ڪنسول ذريعي ڪلائنٽ منطق سان رابطو ڪريو.

شڪل 4. Interlaken (2nd Generation) Hardware Design Exampاي ٽائل NRZ موڊ تبديلين لاء اعلي سطحي بلاڪ ڊراگرامIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (4)

The Interlaken (2nd Generation) هارڊويئر ڊيزائن example جيڪو ھدف ڪري ٿو ھڪڙو اي ٽائل PAM4 موڊ مختلف تبديلين لاءِ اضافي گھڙي mac_clkin جي ضرورت آھي جيڪا IO PLL ٺاھي ٿي. هن PLL کي ساڳيو حوالو گھڙي استعمال ڪرڻ گهرجي جيڪو هلائي ٿو pll_ref_clk.
شڪل 5. Interlaken (2nd Generation) Hardware Design Exampاي ٽائل PAM4 موڊ جي تبديلين لاءِ اعليٰ سطحي بلاڪ ڊاگرامIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (5)

اي ٽائل PAM4 موڊ جي تبديلين لاءِ، جڏھن توھان چالو ڪندا آھيو غير استعمال ٿيل ٽرانسيور چينلز کي محفوظ ڪريو PAM4 پيٽرول لاءِ، ھڪڙو اضافي حوالو گھڙي پورٽ شامل ڪيو ويندو آھي (pll_ref_clk [1]). هي بندرگاهه لازمي طور تي ساڳئي تعدد تي هلائڻ گهرجي جيئن IP پيٽرولر ايڊيٽر ۾ بيان ڪيو ويو آهي (محفوظ چينلن لاءِ ريفرنس ڪلاڪ فریکوئنسي). PAM4 لاءِ غير استعمال ٿيل ٽرانسيور چينلز کي محفوظ ڪريو اختياري آهي. هن گھڙي کي لڳايو ويو پن ۽ لاڳاپيل رڪاوٽون QSF ۾ نظر اينديون آهن جڏهن توهان Intel Stratix® 10 يا Intel Agilex 7 ڊولپمينٽ کٽ کي ڊيزائن جي پيداوار لاءِ چونڊيو ٿا.
نوٽ: ڊزائينز لاءِ exampلي سموليشن، ٽيسٽ بينچ هميشه pll_ref_clk [0] ۽ pll_ref_clk [1] لاءِ ساڳي تعدد کي بيان ڪري ٿو.
لاڳاپيل معلومات
Intel Agilex 7 F-Series Transceiver-SoC ڊولپمينٽ کٽ يوزر گائيڊ

ڊيزائن ٺاهڻ
شڪل 6. عملIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (6)

انهن قدمن تي عمل ڪريو هارڊويئر ايڪس ٺاهڻ لاءِampلي ڊيزائن ۽ ٽيسٽ بينچ:

  1. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، ڪلڪ ڪريو File ➤ نئون پروجيڪٽ مددگار نئون Intel Quartus Prime پروجيڪٽ ٺاهڻ لاءِ، يا ڪلڪ ڪريو File ➤ اوپن پروجيڪٽ هڪ موجوده Intel Quartus Prime پروجيڪٽ کي کولڻ لاءِ. جادوگر توهان کي هڪ ڊوائيس بيان ڪرڻ لاء اشارو ڏئي ٿو.
  2. ڊوائيس خاندان جي وضاحت ڪريو Intel Agilex 7 ۽ توهان جي ڊزائين لاء ڊوائيس چونڊيو.
  3. IP Catalog ۾، ڳوليو ۽ ڊبل ڪلڪ ڪريو Interlaken (2nd Generation) Intel FPGA IP. نئين IP مختلف ونڊو ظاهر ٿئي ٿي.
  4. هڪ اعلي سطحي نالو بيان ڪريو توهان جي ڪسٽم IP تبديلين لاء. پيٽرولر ايڊيٽر محفوظ ڪري ٿو IP مختلف سيٽنگون a file نالو .ip.
  5. OK تي ڪلڪ ڪريو. پراميٽر ايڊيٽر ظاهر ٿئي ٿو.
    شڪل 7. ExampLe Design Tab in Interlaken (2nd Generation) Intel FPGA IP Parameter EditorIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (7)
  6. IP ٽئب تي، توهان جي IP بنيادي تبديلي لاءِ پيٽرول بيان ڪريو.
  7. PMA موافقت واري ٽيب تي، PMA موافقت جي ماپن کي بيان ڪريو جيڪڏھن توھان پنھنجي اي ٽائل ڊيوائس جي مختلف قسمن لاءِ PMA موافقت استعمال ڪرڻ جو ارادو ڪيو. هي قدم اختياري آهي:
    • چونڊيو موافقت لوڊ نرم IP اختيار کي فعال ڪريو.
    • نوٽ: توھان کي فعال ڪرڻ گھرجي Native PHY Debug Master Endpoint (NPDME) آپشن کي IP ٽئب تي جڏھن PMA موافقت چالو آھي.
    • PMA موافقت لاءِ هڪ PMA موافقت اڳواٽ چونڊيو پيٽرول چونڊيو.
    • ڪلڪ ڪريو PMA Adaptation Preload شروعاتي ۽ لڳاتار موافقت جا پيرا ميٽر لوڊ ڪرڻ لاءِ.
    • وضاحت ڪريو PMA ترتيبن جو تعداد سپورٽ ڪرڻ لاءِ جڏھن گھڻن PMA ترتيبن کي چالو ڪيو ويو آھي PMA ترتيبن جي ماپ جو تعداد استعمال ڪندي.
    • منتخب ڪريو ڪهڙي PMA ترتيب کي لوڊ ڪرڻ يا اسٽور ڪرڻ لاءِ استعمال ڪندي لوڊ ڪرڻ يا اسٽور ڪرڻ لاءِ PMA ترتيب چونڊيو.
    • ڪلڪ ڪريو لوڊ موافقت مان چونڊيل PMA ٺاھ جوڙ کي لوڊ ڪرڻ لاءِ چونڊيل PMA ڪنفيگريشن سيٽنگون.
    • PMA موافقت جي ماپن بابت وڌيڪ معلومات لاءِ، اي ٽائل ڏانهن رجوع ڪريو
      ٽرانسيور PHY يوزر گائيڊ.
  8. تي Exampلي ڊيزائن ٽئب، چونڊيو سموليشن آپشن کي ٽيسٽ بينچ پيدا ڪرڻ لاءِ، ۽ چونڊيو سنٿيسس آپشن کي تيار ڪرڻ لاءِ هارڊويئر ex.ampلي ڊيزائن.
    • نوٽ: توھان کي گھٽ ۾ گھٽ ھڪڙو چونڊڻ گھرجي Simulation يا Synthesis جي اختيارن مان Exampلي ڊزائن Files.
  9. ٺاهيل HDL فارميٽ لاء، چونڊيو ويريلوگ يا VHDL.
  10. ٽارگيٽ ڊولپمينٽ کٽ لاءِ مناسب اختيار چونڊيو.
    • نوٽ: Intel Agilex 7 F-Series Transceiver SoC ڊولپمينٽ کٽ جو اختيار صرف تڏهن موجود آهي جڏهن توهان جو پروجيڪٽ وضاحت ڪري ٿو Intel Agilex 7 ڊوائيس جو نالو AGFA012 يا AGFA014 سان شروع ٿئي ٿو. جڏهن توهان ڊولپمينٽ کٽ اختيار کي چونڊيو ٿا، پن اسائنمينٽس سيٽ ڪيل آهن Intel Agilex 7 ڊولپمينٽ کٽ ڊيوائس پارٽ نمبر AGFB014R24A2E2V ۽ توهان جي چونڊيل ڊوائيس کان مختلف ٿي سگهن ٿيون. جيڪڏهن توهان مختلف PCB تي هارڊويئر تي ڊيزائن کي جانچڻ جو ارادو ڪيو ٿا، ڪو به اختيار نه چونڊيو ۽ .qsf ۾ مناسب پن اسائنمينٽس ٺاهيو. file.
  11. ڪلڪ Generate Exampلي ڊيزائن. منتخب ڪريو Exampلي ڊيزائن ڊاريڪٽري ونڊو ظاهر ٿئي ٿي.
  12. جيڪڏهن توهان ڊزائن کي تبديل ڪرڻ چاهيو ٿا example ڊاريڪٽري جو رستو يا نالو ڏيکاريل ڊفالٽ مان (uflex_ilk_0_example_design)، نئين رستي ڏانهن براؤز ڪريو ۽ نئين ڊيزائن کي ٽائپ ڪريو example ڊاريڪٽري جو نالو.
  13. OK تي ڪلڪ ڪريو.

لاڳاپيل معلومات

  • Intel Agilex 7 F-Series Transceiver-SoC ڊولپمينٽ کٽ يوزر گائيڊ
  • اي ٽائل ٽرانسيور PHY استعمال ڪندڙ گائيڊ

ڊيزائن جو نمونو Exampلي ٽيسٽ بينچ
حوالو ڏيو Interlaken (2nd Generation) Hardware Design Exampلي هاء ليول بلاڪ لاءِ اي ٽائل NRZ موڊ ويريشنز ۽ انٽرليڪن (2nd جنريشن) هارڊويئر ڊيزائن Exampلي هاء ليول بلاڪ لاءِ اي ٽائل PAM4 موڊ ويريشنز بلاڪ ڊراگرامس جي سموليشن ٽيسٽ بينچ.
شڪل 8. عملIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (8)

ٽيسٽ بينچ کي نقل ڪرڻ لاءِ انهن قدمن تي عمل ڪريو:

  1. ڪمانڊ پرامپٽ تي، ٽيسٽ بينچ سموليشن ڊاريڪٽري ۾ تبديل ڪريو. ڊاريڪٽري آهيample_installation_dir>/example_design/ testbench Intel Agilex 7 ڊوائيسز لاءِ.
  2. پنھنجي پسند جي سپورٽ ٿيل سموليٽر لاءِ نقلي اسڪرپٽ ھلايو. اسڪرپٽ گڏ ڪري ٿو ۽ ٽيسٽ بينچ کي سمائيٽر ۾ هلائي ٿو. توهان جي اسڪرپٽ کي چيڪ ڪرڻ گهرجي ته SOP ۽ EOP ڳڻپ سميوليشن مڪمل ٿيڻ کان پوءِ ملن ٿا. جدول ڏانهن رجوع ڪريو سموليشن کي هلائڻ لاءِ قدم.

ٽيبل 4. سموليشن کي هلائڻ لاءِ قدم

سمائيٽر هدايتون
ModelSim SE يا QuestaSim ڪمانڊ لائن ۾، ٽائپ ڪريو -do vlog_pro.do

جيڪڏهن توهان ماڊل سم GUI کي آڻڻ کان سواءِ تخليق ڪرڻ چاهيو ٿا، ٽائپ ڪريو vsim -c -do vlog_pro.do
وي سي ايس ڪمانڊ لائن ۾، ٽائپ ڪريو sh vcstest.sh
ايڪسيليم ڪمانڊ لائن ۾، ٽائپ ڪريو sh xcelium.sh

نتيجن جو تجزيو ڪريو. هڪ ڪامياب تخليق پيڪٽ موڪلي ٿو ۽ وصول ڪري ٿو، ۽ "ٽيسٽ پاس ٿيل" ڏيکاري ٿو.
ڊيزائن لاء ٽيسٽ بينچ اڳوڻيampهيٺ ڏنل ڪم مڪمل ڪري ٿو:

  • انٽيليڪن (2nd نسل) Intel FPGA IP کي قائم ڪري ٿو.
  • PHY اسٽيٽس پرنٽ ڪري ٿو.
  • Metaframe synchronization (SYNC_LOCK) ۽ لفظ (بلاڪ) جون حدون (WORD_LOCK) چيڪ ڪري ٿو.
  • انتظار ڪري ٿو انفرادي لينن کي بند ڪرڻ ۽ ترتيب ڏيڻ لاءِ.
  • پيڪيٽ منتقل ڪرڻ شروع ڪري ٿو.
  • چيڪ پيڪٽ جا انگ اکر:
    • CRC24 غلطيون
    • ايس او پيز
    • EOPs

هيٺيون ايسampلي آئوٽ انٽرليڪن موڊ ۾ هلندڙ هڪ ڪامياب تخليق ٽيسٽ کي واضع ڪري ٿو:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (9)Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (10)

نوٽ: انٽرليڪن ڊيزائن Exampلي سموليشن ٽيسٽ بينچ 100 پيڪيٽ موڪلي ٿو ۽ 100 پيڪٽس وصول ڪري ٿو. هيٺيون ايسampلي آئوٽ پڌرو ڪري ٿو هڪ ڪامياب تخليق ٽيسٽ رن انٽرليڪن ڏس-سائيڊ موڊ ۾:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (11)

نوٽ: پيٽرن جو تعداد (SOPs ۽ EOPs) انٽرليڪن لوڪاسائيڊ ڊيزائن ۾ في لين ۾ فرق آهيample simulation sample output.
لاڳاپيل معلومات
هارڊويئر ڊيزائن Example اجزاء صفحي 6 تي

ڊيزائن کي گڏ ڪرڻ ۽ ترتيب ڏيڻ Exampهارڊويئر ۾
شڪل 9. عملIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (12)

هارڊويئر تي هڪ مظاهري ٽيسٽ مرتب ڪرڻ ۽ هلائڻ لاءِ exampلي ڊيزائن، انهن قدمن تي عمل ڪريو:

  1. هارڊويئر کي يقيني بڻايوampلي ڊيزائن جي نسل مڪمل آهي.
  2. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، Intel Quartus Prime پروجيڪٽ کوليوample_installation_dir>/example_design/quartus/example_design.qpf>.
  3. پروسيسنگ مينيو تي، ڪلڪ ڪريو ڪمپليشن شروع ڪريو.
  4. ڪامياب تاليف کان پوء، هڪ .sof file توهان جي مخصوص ڊاريڪٽري ۾ موجود آهي. هارڊويئر ايڪس پروگرام ڪرڻ لاء انهن قدمن تي عمل ڪريوampIntel Agilex 7 ڊوائيس تي لي ڊيزائن:
    • هڪ Intel Agilex 7 F-Series Transceiver-SoC ڊولپمينٽ کٽ کي ميزبان ڪمپيوٽر سان ڳنڍيو.
    • ب. گھڙي ڪنٽرول ايپليڪيشن کي لانچ ڪريو، جيڪو ڊولپمينٽ کٽ جو حصو آھي، ۽ ڊيزائن جي اڳوڻي لاء نئين تعدد سيٽ ڪريوample. گھڙي ڪنٽرول ايپليڪيشن ۾ فريڪوئنسي سيٽنگ ھيٺ ڏنل آھي:
    • • Si5338 (U37)، CLK1- 100 MHz
    • • Si5338 (U36)، CLK2- 153.6 MHz
    • • Si549 (Y2)، OUT- pll_ref_clk (1) جي قيمت تي مقرر ڪريو توھان جي ڊيزائن جي ضرورت مطابق.
    • ج. اوزار مينيو تي، پروگرامر تي ڪلڪ ڪريو.
    • ڊي. پروگرامر ۾، هارڊويئر سيٽ اپ تي ڪلڪ ڪريو.
    • e. هڪ پروگرامنگ ڊوائيس چونڊيو.
    • f. چونڊيو ۽ شامل ڪريو Intel Agilex 7 F-Series Transceiver-SoC ڊولپمينٽ کٽ جنهن سان توهان جو Intel Quartus Prime سيشن ڳنڍجي سگهي ٿو.
    • جي. پڪ ڪريو ته موڊ سيٽ ڪيو ويو آهي JTAG.
    • ايڇ. Intel Agilex 7 ڊوائيس چونڊيو ۽ ڊيوائس شامل ڪريو تي ڪلڪ ڪريو. پروگرامر توهان جي بورڊ تي ڊوائيسز جي وچ ۾ رابطن جو هڪ بلاڪ ڊراگرام ڏيکاري ٿو.
    • i. توهان جي .sof سان قطار ۾، .sof لاء باڪس چيڪ ڪريو.
    • جي. پروگرام/ڪانفيگر ڪالمن ۾ دٻي کي چيڪ ڪريو.
    • ڪ. ڪلڪ ڪريو شروع.

لاڳاپيل معلومات

  • پروگرامنگ Intel FPGA ڊوائيسز صفحي 0 تي
  • سسٽم ڪنسول سان ڊيزائن جو تجزيو ۽ ڊيبگنگ
  • Intel Agilex 7 F-Series Transceiver-SoC ڊولپمينٽ کٽ يوزر گائيڊ

ٽيسٽ هارڊويئر ڊيزائن Example
توهان کان پوءِ مرتب ڪيو Interlaken (2nd Generation) Intel FPGA IP core design example ۽ پنهنجي ڊوائيس کي ترتيب ڏيو، توهان IP ڪور ۽ ان جي ايمبيڊڊ Native PHY IP ڪور رجسٽر کي پروگرام ڪرڻ لاءِ سسٽم ڪنسول استعمال ڪري سگهو ٿا.

سسٽم ڪنسول کي آڻڻ لاءِ انهن قدمن تي عمل ڪريو ۽ هارڊويئر ڊيزائن کي ٽيسٽ ڪريوampاليزي:

  1. Intel Quartus Prime Pro Edition سافٽ ويئر ۾، ٽولز مينيو تي، ڪلڪ ڪريو سسٽم ڊيبگنگ ٽولز ➤ سسٽم ڪنسول.
  2. ڏانهن تبديل ڪريوample_installation_dir>example_design/ hwtest ڊاريڪٽري.
  3. جي سان رابطو کولڻ لاءِTAG ماسٽر، ھيٺ ڏنل حڪم ٽائيپ ڪريو: source sysconsole_testbench.tcl
  4. توھان چالو ڪري سگھو ٿا اندروني سيريل لوپ بڪ موڊ ھيٺ ڏنل ڊيزائن سانampحڪم:
    • هڪ stat: عام حالت جي معلومات کي پرنٽ ڪري ٿو.
    • ب. sys_reset: سسٽم کي ري سيٽ ڪري ٿو.
    • ج. loop_on: اندروني سيريل لوپ بيڪ کي چالو ڪري ٿو.
    • ڊي. run_example_design: ڊزائن کي هلائي ٿو exampلي.
    • نوٽ: توھان کي هلائڻ گھرجي loop_on ڪمانڊ کان اڳ run_example_design حڪم. رن_ايڪسample_design ھيٺ ڏنل حڪمن کي ھڪڙي ترتيب ۾ ھلائي ٿو: sys_reset->stat->gen_on->stat->gen_off.
    • نوٽ: جڏهن توهان چونڊيو ٿا فعال موافقت لوڊ نرم IP اختيار، run_example_design حڪم RX پاسي تي ابتدائي موافقت جي حساب سان انجام ڏئي ٿو run_load_PMA_configuration ڪمانڊ کي هلائڻ سان.
  5. توھان بند ڪري سگھو ٿا اندروني سيريل لوپ بڪ موڊ ھيٺ ڏنل ڊيزائن سانampحڪم:
    • هڪ loop_off: اندروني سيريل لوپ بيڪ کي بند ڪري ٿو.
  6. توھان ھيٺ ڏنل اضافي ڊيزائن سان IP ڪور پروگرام ڪري سگھو ٿا exampحڪم:
    • هڪ gen_on: پيڪيٽ جنريٽر کي فعال ڪري ٿو.
    • ب. gen_off: پيڪٽ جنريٽر کي بند ڪري ٿو.
    • ج. run_test_loop: لاءِ ٽيسٽ هلائي ٿو اي ٽائل NRZ ۽ PAM4 مختلف قسمن لاءِ وقت.
    • ڊي. clear_err: سڀ چپپڻ واري غلطي بِٽ صاف ڪري ٿو.
    • e. set_test_mode : مخصوص موڊ ۾ هلائڻ لاءِ ٽيسٽ سيٽ اپ ڪريو.
    • f. get_test_mode: موجوده ٽيسٽ موڊ کي پرنٽ ڪري ٿو.
    • جي. set_burst_size : برسٽ سائيز بائيٽ ۾ سيٽ ڪري ٿو.
    • ايڇ. get_burst_size: پرنٽ ڪري ٿو برسٽ سائيز جي معلومات.

ڪامياب ٽيسٽ HW_TEST:PASS پيغام کي پرنٽ ڪري ٿو. هيٺ ڏنل آهي پاس ڪرڻ جو معيار ٽيسٽ رن لاءِ:

  • CRC32، CRC24، ۽ چيڪر لاءِ ڪابه غلطي ناهي.
  • منتقل ٿيل ايس او پيز ۽ اي او پيز وصول ڪيل سان گڏ هجن.

هيٺيون ايسampلي آئوٽ انٽرليڪن موڊ ۾ ڪامياب ٽيسٽ رن کي بيان ڪري ٿو:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (13)

ڪامياب ٽيسٽ HW_TEST: PASS پيغام کي پرنٽ ڪري ٿو. هيٺ ڏنل آهي پاس ڪرڻ جو معيار ٽيسٽ رن لاءِ:

  • CRC32، CRC24، ۽ چيڪر لاءِ ڪابه غلطي ناهي.
  • منتقل ٿيل ايس او پيز ۽ اي او پيز وصول ڪيل سان گڏ هجن.

هيٺيون ايسampلي آئوٽ پڌرو ڪري ٿو هڪ ڪامياب ٽيسٽ رن ۾ Interlaken Lookaside mode:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (14)Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Exampتصوير-1 (15)

ڊيزائن Exampوضاحت

ڊزائن جو مثالample Interlaken IP core جي ڪارڪردگيءَ کي ظاھر ڪري ٿو.

لاڳاپيل معلومات
Interlaken (2nd Generation) FPGA IP يوزر گائيڊ

ڊيزائن Exampرويي
هارڊويئر ۾ ڊيزائن کي جانچڻ لاءِ، سسٽم ڪنسول ۾ هيٺين حڪمن کي ٽائپ ڪريو:

  1. ماخذ سيٽ اپ file:
    • % ذريعوample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
  2. ٽيسٽ هلائڻ:
    • % run_example_design
  3. The Interlaken (2nd Generation) هارڊويئر ڊيزائن exampهيٺ ڏنل قدمن کي مڪمل ڪري ٿو:
    • هڪ Interlaken (2nd Generation) IP کي ري سيٽ ڪري ٿو.
    • ب. اندروني لوپ بڪ موڊ ۾ Interlaken (2nd Generation) IP کي ترتيب ڏئي ٿو.
    • ج. آئي پي ڪور جي TX صارف ڊيٽا جي منتقلي انٽرفيس کي پيل لوڊ ۾ اڳواٽ بيان ڪيل ڊيٽا سان انٽرليڪن پيڪٽس جو هڪ وهڪرو موڪلي ٿو.
    • ڊي. وصول ٿيل پيڪن کي چيڪ ڪري ٿو ۽ اسٽيٽس کي رپورٽ ڪري ٿو. هارڊويئر ڊيزائن ۾ شامل ٿيل پيڪٽ چيڪرample هيٺ ڏنل بنيادي پيڪيٽ چيڪنگ صلاحيتون مهيا ڪري ٿو:
      • چيڪ ڪري ٿو ته منتقل ٿيل پيڪٽ جي ترتيب صحيح آهي.
      • چيڪ ڪري ٿو ته وصول ڪيل ڊيٽا متوقع قدرن سان ملائي ٿي، ٻنهي کي يقيني بڻائي ٿي ته پيڪٽ جي شروعات (SOP) ۽ پيڪٽ جي آخر (EOP) جي ڳڻپ کي ترتيب ڏيو جڏهن ڊيٽا منتقل ۽ وصول ڪئي پئي وڃي.

انٽرفيس سگنل
ٽيبل 5. ڊيزائن Exampلي انٽرفيس سگنل

پورٽ جو نالو ھدايت ويڪر (بٽ) وصف
 

mgmt_clk

  

ان پٽ

  

1

 سسٽم ڪلاڪ ان پٽ. ڪلاڪ جي تعدد 100 MHz هجڻ گهرجي.
pll_ref_clk /

pll_ref_clk[1:0](2)

  

ان پٽ

  

1/2

 ٽرانسيور ريفرنس ڪلاڪ. RX CDR PLL کي هلائي ٿو.
جاري رهيو…
پورٽ جو نالو ھدايت ويڪر (بٽ) وصف
      pll_ref_clk[1] صرف موجود آهي جڏهن توهان فعال ڪريو غير استعمال ٿيل محفوظ ڪريو

نوٽ: PAM4 لاء ٽرانسيور چينل اي ٽائل PAM4 موڊ IP مختلف تبديلين ۾ پيٽرولر.
rx_pin ان پٽ رستن جو تعداد وصول ڪندڙ SERDES ڊيٽا پن.
tx_pin ٻاھر رستن جو تعداد منتقل ڪريو SERDES ڊيٽا پن.
 

rx_pin_n

  

ان پٽ

  

رستن جو تعداد

 وصول ڪندڙ SERDES ڊيٽا پن.

هي سگنل صرف اي-ٽائل PAM4 موڊ ڊيوائس جي مختلف حالتن ۾ موجود آهي.
 

tx_pin_n

  

ٻاھر

  

رستن جو تعداد

 منتقل ڪريو SERDES ڊيٽا پن.

هي سگنل صرف اي-ٽائل PAM4 موڊ ڊيوائس جي مختلف حالتن ۾ موجود آهي.
 

 

mac_clk_pll_ref

  

 

ان پٽ

  

 

1

 اهو سگنل هڪ PLL ذريعي هلائڻ گهرجي ۽ ساڳئي ڪلاڪ جو ذريعو استعمال ڪرڻ گهرجي جيڪو هلائي ٿو pll_ref_clk.

هي سگنل صرف اي-ٽائل PAM4 موڊ ڊيوائس جي مختلف حالتن ۾ موجود آهي.
usr_pb_reset_n ان پٽ 1 سسٽم ري سيٽ.

لاڳاپيل معلومات
انٽرفيس سگنل

نقشو رجسٽر ڪريو
نوٽ: • ڊيزائن Example رجسٽر ايڊريس 0x20** سان شروع ٿئي ٿو جڏهن ته Interlaken IP ڪور رجسٽر ايڊريس 0x10** سان شروع ٿئي ٿو.

  • رسائي ڪوڊ: RO-صرف پڙھڻ، ۽ RW-پڙھو/لکيو.
  • سسٽم ڪنسول پڙهي ٿو ڊيزائن example رجسٽر ڪري ٿو ۽ اسڪرين تي ٽيسٽ اسٽيٽس جي رپورٽ ڪري ٿو.

ٽيبل 6. ڊيزائن Exampلي رجسٽر نقشو لاءِ Interlaken Design Example

آفسيٽ نالو پهچ وصف
8'h00 رکيل
8'h01 رکيل
 

 

8'h02

  

 

سسٽم PLL ري سيٽ ڪريو

  

 

RO

 ھيٺ ڏنل بٽ اشارو ڪري ٿو سسٽم PLL ري سيٽ جي درخواست ۽ قدر کي فعال ڪريو:

• بٽ [0] – sys_pll_rst_req

• بٽ [1] – sys_pll_rst_en
8'h03 RX لين ترتيب ڏنل RO RX لين جي ترتيب کي اشارو ڪري ٿو.
 

8'h04

  

WORD بند ٿيل

  

RO

 [NUM_LANES-1:0] - لفظ (بلاڪ) حدن جي سڃاڻپ.
جاري رهيو…

جڏهن توهان PAM4 پيٽرولر لاءِ غير استعمال ٿيل ٽرانسيور چينلز کي محفوظ ڪرڻ کي فعال ڪريو ٿا، غير استعمال ٿيل PAM4 غلام چينل کي محفوظ ڪرڻ لاءِ هڪ اضافي ريفرنس ڪلاڪ پورٽ شامل ڪيو ويو آهي.

آفسيٽ نالو پهچ وصف
8'h05 هم وقت بند ٿيل RO [NUM_LANES-1:0] - ميٽا فريم هم وقت سازي.
8'h06 - 8'h09 CRC32 غلطي شمار RO CRC32 غلطي جي ڳڻپ کي اشارو ڪري ٿو.
8'h0A CRC24 غلطي شمار RO CRC24 غلطي جي ڳڻپ کي اشارو ڪري ٿو.
 

 

8'h0B

  

 

اوور فلو / انڊر فلو سگنل

  

 

RO

 هيٺيون بٽ ڏيکاري ٿو:

• بٽ [3] - TX انڊر فلو سگنل

• بٽ [2] - TX اوور فلو سگنل

• بٽ [1] – RX اوور فلو سگنل
8'h0C SOP شمار RO SOP جو تعداد ڏيکاري ٿو.
8'h0D EOP شمار RO EOP جو تعداد ڏيکاري ٿو
 

 

8'h0E

  

 

نقص شمار

  

 

RO

 ھيٺ ڏنل نقصن جو تعداد ڏيکاري ٿو:

• لين جي ترتيب جو نقصان

• غير قانوني ڪنٽرول لفظ

• غير قانوني فريم ورڪ جو نمونو

• غائب SOP يا EOP اشارو
8'h0F send_data_mm_clk RW لکي 1 کان بٽ [0] جنريٽر سگنل کي فعال ڪرڻ لاءِ.
 

8'h10

  

چڪاس جي غلطي

   چڪاس جي غلطي کي اشارو ڪري ٿو. (SOP ڊيٽا جي غلطي، چينل نمبر جي غلطي، ۽ PLD ڊيٽا جي غلطي)
8'h11 سسٽم PLL تالا RO بٽ [0] اشارو ڪري ٿو PLL تالا اشارو.
 

8'h14

  

TX SOP شمار

  

RO

 پيڪٽ جنريٽر پاران ٺاهيل SOP جو تعداد اشارو ڪري ٿو.
 

8'h15

  

TX EOP شمار

  

RO

 پيڪٽ جنريٽر پاران ٺاهيل EOP جو تعداد اشارو ڪري ٿو.
8'h16 مسلسل پيڪيج RW لکو 1 کان بٽ [0] مسلسل پيڪٽ کي فعال ڪرڻ لاء.
8'h39 ECC غلطي ڳڻپ RO اي سي سي جي غلطين جو تعداد ڏيکاري ٿو.
8'h40 ECC غلطي جي ڳڻپ کي درست ڪيو RO درست ٿيل ECC غلطين جو تعداد ڏيکاري ٿو.

ڊيزائن Exampلي رجسٽر نقشي لاءِ Interlaken Look-side Design Example
ھن رجسٽري نقشي کي استعمال ڪريو جڏھن توھان ٺاھيو ٺاھيو exampان سان گڏ انٽرلڪن ڏسندڙ موڊ پيراميٽر کي چالو ڪيو.

آفسيٽ نالو پهچ وصف
8'h00 رکيل
8'h01 ڪائونٽر ري سيٽ RO TX ۽ RX counter equal bit کي صاف ڪرڻ لاءِ 1 کان bit [0] لکو.
 

 

8'h02

  

 

سسٽم PLL ري سيٽ ڪريو

  

 

RO

 ھيٺ ڏنل بٽ اشارو ڪري ٿو سسٽم PLL ري سيٽ جي درخواست ۽ قدر کي فعال ڪريو:

• بٽ [0] – sys_pll_rst_req

• بٽ [1] – sys_pll_rst_en
8'h03 RX لين ترتيب ڏنل RO RX لين جي ترتيب کي اشارو ڪري ٿو.
 

8'h04

  

WORD بند ٿيل

  

RO

 [NUM_LANES-1:0] - لفظ (بلاڪ) حدن جي سڃاڻپ.
8'h05 هم وقت بند ٿيل RO [NUM_LANES-1:0] - ميٽا فريم هم وقت سازي.
8'h06 - 8'h09 CRC32 غلطي شمار RO CRC32 غلطي جي ڳڻپ کي اشارو ڪري ٿو.
8'h0A CRC24 غلطي شمار RO CRC24 غلطي جي ڳڻپ کي اشارو ڪري ٿو.
جاري رهيو…
آفسيٽ نالو پهچ وصف
8'h0B رکيل
8'h0C SOP شمار RO SOP جو تعداد ڏيکاري ٿو.
8'h0D EOP شمار RO EOP جو تعداد ڏيکاري ٿو
 

 

8'h0E

  

 

نقص شمار

  

 

RO

 ھيٺ ڏنل نقصن جو تعداد ڏيکاري ٿو:

• لين جي ترتيب جو نقصان

• غير قانوني ڪنٽرول لفظ

• غير قانوني فريم ورڪ جو نمونو

• غائب SOP يا EOP اشارو
8'h0F send_data_mm_clk RW لکي 1 کان بٽ [0] جنريٽر سگنل کي فعال ڪرڻ لاءِ.
 

8'h10

  

چڪاس جي غلطي

  

RO

 چڪاس جي غلطي کي اشارو ڪري ٿو. (SOP ڊيٽا جي غلطي، چينل نمبر جي غلطي، ۽ PLD ڊيٽا جي غلطي)
8'h11 سسٽم PLL تالا RO بٽ [0] اشارو ڪري ٿو PLL تالا اشارو.
8'h13 دير جي ڳڻپ RO دير جو تعداد ڏيکاري ٿو.
 

8'h14

  

TX SOP شمار

  

RO

 پيڪٽ جنريٽر پاران ٺاهيل SOP جو تعداد اشارو ڪري ٿو.
 

8'h15

  

TX EOP شمار

  

RO

 پيڪٽ جنريٽر پاران ٺاهيل EOP جو تعداد اشارو ڪري ٿو.
8'h16 مسلسل پيڪيج RO لکو 1 کان بٽ [0] مسلسل پيڪٽ کي فعال ڪرڻ لاء.
8'h17 TX ۽ RX برابر برابر RW اشارو ڪري ٿو TX ۽ RX counter برابر آهن.
8'h23 دير سان فعال ڪريو WO لکو 1 کان بٽ [0] دير جي ماپ کي فعال ڪرڻ لاءِ.
8'h24 دير سان تيار RO اشارو ڪري ٿو دير جي ماپ تيار آهي.

Interlaken (2nd Generation) Intel Agilex 7 FPGA IP ڊيزائن Exampلي يوزر گائيڊ آرڪائيوز

  • هن يوزر گائيڊ جي جديد ۽ پوئين ورزن لاءِ، ڏسو Interlaken (2nd
  • نسل) Intel Agilex 7 FPGA IP ڊيزائن Exampلي يوزر گائيڊ HTML ورزن. ورجن چونڊيو ۽ ڪلڪ ڪريو ڊائون لوڊ. جيڪڏهن هڪ IP يا سافٽ ويئر ورزن درج نه ڪيو ويو آهي، اڳوڻي IP يا سافٽ ويئر ورزن لاءِ صارف گائيڊ لاڳو ٿئي ٿو.
  • IP ورزن ساڳيا آهن جيئن Intel Quartus Prime Design Suite سافٽ ويئر ورجن v19.1 تائين. Intel Quartus Prime Design Suite سافٽ ويئر ورزن 19.2 يا بعد ۾، IP cores وٽ ھڪڙو نئون IP ورزننگ اسڪيم آھي.

Intel Agilex 2 FPGA IP Design Ex لاءِ دستاويز جي نظرثاني جي تاريخ (7nd جنريشن)ampلي يوزر گائيڊ

دستاويزي نسخو Intel Quartus Prime نسخو IP نسخو تبديليون
2023.06.26 23.2 21.1.1 • شامل ڪيو ويو VHDL سپورٽ لاءِ سنٿيسس ۽ سموليشن ماڊل.

• اپڊيٽ ڪيو پراڊڪٽ جو خانداني نالو ”Intel Agilex 7“ ۾.
2022.08.03 21.3 20.0.1 Intel Agilex F-Series Transceiver-SoC ڊولپمينٽ کٽ لاءِ ڊيوائس OPN کي درست ڪيو.
2021.10.04 21.3 20.0.1 QuestaSim سمائيٽر لاءِ شامل ڪيل سپورٽ.

• NCSim simulator لاءِ سپورٽ ختم ڪئي وئي.
2021.02.24 20.4 20.0.1 • سيڪشن ۾ PAM4 لاءِ غير استعمال ٿيل ٽرانسيور چينل کي محفوظ ڪرڻ بابت معلومات شامل ڪئي وئي: هارڊويئر ڊيزائن Exampاجزاء.

• سيڪشن ۾ pll_ref_clk[1] سگنل جي وضاحت شامل ڪئي وئي: انٽرفيس سگنل.
2020.12.14 20.4 20.0.0 • تازه ڪاري ايسampانٽرلڪن موڊ لاءِ هارڊويئر ٽيسٽ آئوٽ ۽ سيڪشن ۾ انٽرليڪن ڏس-سائيڊ موڊ ٽيسٽ هارڊويئر ڊيزائن Example.

• تازه ٿيل رجسٽر نقشو Interlaken Look-side design ex. لاءِampلي سيڪشن ۾ نقشو رجسٽر ڪريو.

• سيڪشن ۾ ڪامياب هارڊويئر ٽيسٽ هلائڻ لاءِ پاسنگ معيار شامل ڪيو ويو ٽيسٽ هارڊويئر ڊيزائن Example.
2020.10.16 20.2 19.3.0 RX پاسي تي ابتدائي موافقت جي حساب ڪتاب کي هلائڻ لاء درست حڪم ٽيسٽ هارڊويئر ڊيزائن Example سيڪشن.
2020.06.22 20.2 19.3.0 • ڊيزائن example موجود آهي Interlaken Look-side mode لاءِ.

• ڊيزائن جي هارڊويئر جاچ Example دستياب آهي Intel Agilex ڊوائيس مختلف حالتن لاءِ.

• شامل ڪيو ويو شڪل: اعليٰ سطحي بلاڪ ڊاگرام فار انٽرليڪن (2nd Generation) ڊيزائن Example.

• ھيٺين حصن کي اپڊيٽ ڪيو ويو:

—   هارڊويئر ۽ سافٽ ويئر گهرجون

—   ڊاريڪٽري جي جوڙجڪ

• ھيٺين انگن اکرن کي تبديل ڪيو ويو آھي شامل ڪرڻ لاءِ Interlaken Look-side related update:

—   شڪل: Interlaken (2nd Generation) Hardware Design Exampاي ٽائل NRZ موڊ جي تبديلين لاء اعلي سطحي بلاڪ ڊراگرام

—   شڪل: Interlaken (2nd Generation) Hardware Design Exampاي ٽائل PAM4 موڊ جي تبديلين لاءِ اعليٰ سطحي بلاڪ ڊراگرام

• اپڊيٽ ٿيل شڪل: IP پيٽرولر ايڊيٽر.
جاري رهيو…
دستاويزي نسخو Intel Quartus Prime نسخو IP نسخو تبديليون
      • سيڪشن ۾ ڪلاڪ ڪنٽرول ايپليڪيشن ۾ فریکوئنسي سيٽنگن بابت معلومات شامل ڪئي وئي ڊيزائن کي گڏ ڪرڻ ۽ ترتيب ڏيڻ Exampهارڊويئر ۾.

• شامل ڪيل ٽيسٽ رن آئوٽ پُٽ انٽرليڪن لِڪ- لاءِ ھيٺ ڏنل سيڪشن ۾.

—   ڊيزائن جو نمونو Exampلي ٽيسٽ بينچ

—   ٽيسٽ هارڊويئر ڊيزائن Example

• شامل ڪيا ويا هيٺيان نوان سگنل اندر انٽرفيس سگنل

سيڪشن:

- mgmt_clk

- rx_pin_n

- tx_pin_n

- mac_clk_pll_ref

• شامل ڪيو ويو رجسٽر نقشو لاءِ Interlaken Look-side design exampلي ۾ سيڪشن: رجسٽر نقشو.
2019.09.30 19.3 19.2.1 هٽايو ويو clk100. mgmt_clk هيٺين ۾ IO PLL ڏانهن هڪ حوالو ڪلاڪ طور ڪم ڪري ٿو:

•    شڪل: Interlaken (2nd Generation) Hardware Design Exampاي ٽائل NRZ موڊ تبديلين لاء اعلي سطحي بلاڪ ڊراگرام.

•    شڪل: Interlaken (2nd Generation) Hardware Design Exampاي ٽائل PAM4 موڊ جي تبديلين لاءِ اعليٰ سطحي بلاڪ ڊاگرام.
2019.07.01 19.2 19.2 شروعاتي ڇڏڻ.

Interlaken (2nd Generation) Intel Agilex® 7 FPGA IP ڊيزائن Exampلي يوزر گائيڊ

دستاويز / وسيلا

Intel Interlaken 2nd Generation Agilex 7 FPGA IP ڊيزائن Example [pdf] استعمال ڪندڙ ھدايت
Interlaken 2nd Generation Agilex 7 FPGA IP ڊيزائن Example، Interlaken، 2nd Generation Agilex 7 FPGA IP ڊيزائن Example، FPGA IP ڊيزائن Exampلي، IP ڊيزائن Exampلي، ڊيزائن Example

حوالو

تبصرو ڇڏي ڏيو

توهان جو اي ميل پتو شايع نه ڪيو ويندو. گهربل فيلڊ نشان لڳل آهن *