Բովանդակություն թաքցնել
1 Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example
2 Ապրանքի մասին տեղեկատվություն
3 Ապրանքի օգտագործման հրահանգներ
4 Արագ մեկնարկի ուղեցույց
5 Սարքավորումներ և ծրագրային ապահովում
6 Առնչվող տեղեկատվություն
7 Դիզայն Example Նկարագրություն
8 Փաստաթղթեր / ռեսուրսներ
8.1 Հղումներ

Intel-լոգոն

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example

Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-product

Ապրանքի մասին տեղեկատվություն

Interlaken (2-րդ սերնդի) FPGA IP միջուկը Intel Agilex 7 FPGA-ի առանձնահատկությունն է: Այն ապահովում է մոդելավորման թեստային նստարան և ապարատային դիզայնի օրինակample, որն աջակցում է կոմպիլյացիայի և ապարատային փորձարկմանը: Դիզայնը նախկինample-ը հասանելի է նաև Interlaken Look-aside ֆունկցիայի համար: IP միջուկը աջակցում է NRZ և PAM4 ռեժիմը E-tile սարքերի համար և ստեղծում է դիզայն օրինակamples երթուղիների քանակի և տվյալների արագության բոլոր աջակցվող համակցությունների համար:

Սարքավորումների և ծրագրային ապահովման պահանջներ
Ինտերլակենի (2-րդ սերնդի) IP միջուկի դիզայնը նախկինampԱյն պահանջում է Intel Agilex 7 F-Series Transceiver-SoC Development Kit: Լրացուցիչ տեղեկությունների համար դիմեք մշակման փաթեթի օգտագործման ուղեցույցին:

Տեղեկատուի կառուցվածքը
Ստեղծված Ինտերլակենը (2-րդ սերունդ) նախկինampԴիզայնը ներառում է հետևյալ գրացուցակները.

  • example_design: Պարունակում է հիմնական files դիզայնի համար նախկինampլե.
  • ilk_uflex: Պարունակում է files կապված Interlaken Look-aside ռեժիմի տարբերակի հետ:
  • ila_uflex: Պարունակում է files կապված Interlaken Look-aside ռեժիմի տարբերակի հետ (ստեղծվում է միայն ընտրված ժամանակ):

Ապրանքի օգտագործման հրահանգներ

Interlaken (2-րդ սերնդի) FPGA IP-ի հիմնական ձևավորումն օգտագործելու համար, օրինակample, հետևեք հետևյալ քայլերին.

  1. Համոզվեք, որ ունեք Intel Agilex 7 F-Series Transceiver-SoC Development Kit:
  2. Կազմել դիզայնը նախկինampօգտագործելով սիմուլյատոր:
  3. Կատարեք ֆունկցիոնալ սիմուլյացիա՝ դիզայնը ստուգելու համար:
  4. Ստեղծեք դիզայնը նախկինample օգտագործելով պարամետրերի խմբագրիչը:
  5. Կազմել դիզայնը նախկինampօգտագործելով Quartus Prime:
  6. Կատարեք ապարատային փորձարկում՝ դիզայնը հաստատելու համար:

Նշում. Interlaken Look-aside ռեժիմի տարբերակը հասանելի է IP պարամետրի խմբագրում ընտրելու համար: Եթե ​​ընտրված է, լրացուցիչ files-ը կստեղծվի «ila_uflex» գրացուցակում:

Արագ մեկնարկի ուղեցույց

  • Interlaken (2-րդ սերնդի) FPGA IP միջուկը ապահովում է սիմուլյացիոն փորձարկման նստարան և ապարատային դիզայն նախկինումample, որն աջակցում է կոմպիլյացիայի և ապարատային փորձարկմանը:
  • Երբ դուք ստեղծում եք դիզայնը նախկինample, պարամետրերի խմբագրիչը ավտոմատ կերպով ստեղծում է fileանհրաժեշտ է դիզայնը մոդելավորելու, կազմելու և փորձարկելու համար:
  • Դիզայնը նախկինample-ը հասանելի է նաև Interlaken Look-aside ֆունկցիայի համար:
  • Փորձարկման նստարանն ու դիզայնը նախկինample-ն աջակցում է NRZ և PAM4 ռեժիմը էլեկտրոնային կղմինդր սարքերի համար:
  • Interlaken (2-րդ սերնդի) FPGA IP միջուկը ստեղծում է դիզայն նախկինումamples երթուղիների քանակի և տվյալների արագության բոլոր աջակցվող համակցությունների համար:

Նկար 1. Դիզայնի զարգացման քայլերը ՆախampleIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (1)

Ինտերլակենի (2-րդ սերնդի) IP միջուկի դիզայնը նախկինample-ն աջակցում է հետևյալ հատկանիշներին.

  • Ներքին TX-ից RX սերիական շրջադարձային ռեժիմ
  • Ավտոմատ կերպով ստեղծում է ֆիքսված չափի փաթեթներ
  • Փաթեթների ստուգման հիմնական հնարավորությունները
  • System Console-ն օգտագործելու հնարավորություն՝ դիզայնը նորից փորձարկելու նպատակով
  • PMA հարմարեցում

Intel կորպորացիա. Բոլոր իրավունքները պաշտպանված են. Intel-ը, Intel-ի պատկերանշանը և Intel այլ նշանները Intel Corporation-ի կամ նրա դուստր ձեռնարկությունների ապրանքանիշերն են: Intel-ը երաշխավորում է իր FPGA-ի և կիսահաղորդչային արտադրանքների կատարումը ընթացիկ բնութագրերի համաձայն՝ համաձայն Intel-ի ստանդարտ երաշխիքի, սակայն իրեն իրավունք է վերապահում փոփոխություններ կատարել ցանկացած ապրանքի և ծառայությունների մեջ ցանկացած պահի առանց նախազգուշացման: Intel-ը չի ստանձնում ոչ մի պատասխանատվություն կամ պատասխանատվություն, որը բխում է սույն հոդվածում նկարագրված որևէ տեղեկատվության, արտադրանքի կամ ծառայության կիրառումից կամ օգտագործումից, բացառությամբ այն դեպքերի, որոնց մասին հստակ գրավոր համաձայնեցված է Intel-ի կողմից: Intel-ի հաճախորդներին խորհուրդ է տրվում ձեռք բերել սարքի տեխնիկական բնութագրերի վերջին տարբերակը՝ նախքան որևէ հրապարակված տեղեկատվության վրա հիմնվելը և ապրանքների կամ ծառայությունների պատվերներ կատարելը: *Այլ անուններ և ապրանքանիշեր կարող են պահանջվել որպես ուրիշների սեփականություն:

Նկար 2. Բարձր մակարդակի բլոկային դիագրամ Ինտերլակենի (2-րդ սերնդի) դիզայնի օրինակample

Առնչվող տեղեկատվություն

  • Interlaken (2-րդ սերունդ) FPGA IP օգտագործողի ուղեցույց
  • Interlaken (2-րդ սերունդ) Intel FPGA IP թողարկման նշումներ

Սարքավորումներ և ծրագրային ապահովում

Սարքավորումների և ծրագրային ապահովման պահանջներ
Նախկին փորձարկելու համարampԴիզայնի համար օգտագործեք հետևյալ ապարատային և ծրագրային ապահովումը.

  • Intel® Quartus® Prime Pro Edition ծրագրակազմ
  • Համակարգի վահանակ
  • Աջակցվող սիմուլյատորներ.
    • Siemens* EDA ModelSim* SE կամ QuestaSim*
    • Synopsys* VCS*
    • Cadence* Xcelium*
  • Intel Agilex® 7 F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Առնչվող տեղեկատվություն
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Օգտագործողի ուղեցույց
Տեղեկատուի կառուցվածքը
Ինտերլակենի (2-րդ սերնդի) IP միջուկի դիզայնը նախկինample file դիրեկտորիաները պարունակում են հետևյալ գեներացվածները files դիզայնի համար նախկինampլե.

Նկար 3. Ստեղծված Ինտերլակենի (2-րդ սերունդ) տեղեկատու կառուցվածքը Օրինակample ԴիզայնIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (3)

Սարքավորումների կազմաձևում, մոդելավորում և փորձարկում fileներ գտնվում ենample_installation_dir>/uflex_ilk_0_example_design.
Աղյուսակ 1. Interlaken (2nd Generation) IP Core Hardware Design Example File Descriptions These files գտնվում ենample_installation_dir>/uflex_ilk_0_example_design/ նախկինample_design/quartus գրացուցակ.

File Անուններ Նկարագրություն
example_design.qpf Intel Quartus Prime նախագիծ file.
example_design.qsf Intel Quartus Prime նախագծի կարգավորումները file
example_design.sdc ժtag_timing_template.sdc Սինոփսիսի դիզայնի սահմանափակում file. Դուք կարող եք պատճենել և փոփոխել ձեր սեփական դիզայնի համար:
sysconsole_testbench.tcl Հիմնական file Համակարգի վահանակ մուտք գործելու համար

Աղյուսակ 2. Interlaken (2nd Generation) IP Core Testbench File Նկարագրություն
Սա file -ում էample_installation_dir>/uflex_ilk_0_example_design/ նախկինample_design/rtl գրացուցակ:

File Անուն Նկարագրություն
top_tb.sv Վերին մակարդակի փորձարկման նստարան file.

Աղյուսակ 3. Interlaken (2-րդ սերունդ) IP Core Testbench Scripts
Սրանք files գտնվում ենample_installation_dir>/uflex_ilk_0_example_design/ նախկինample_design/testbench գրացուցակ:

File Անուն Նկարագրություն
vcstest.sh VCS սկրիպտը՝ թեստային նստարանը գործարկելու համար:
vlog_pro.do ModelSim SE կամ QuestaSim սկրիպտը՝ թեստային սեղանը գործարկելու համար:
xcelium.sh Xcelium սկրիպտը՝ թեստային սեղանը գործարկելու համար:

Սարքավորումների դիզայն Example Բաղադրիչներ

  • ՆախկինampԴիզայնը միացնում է համակարգի և PLL տեղեկատու ժամացույցները և անհրաժեշտ դիզայնի բաղադրիչները: Նախկինample design-ը կարգավորում է IP միջուկը ներքին շրջադարձային ռեժիմում և ստեղծում փաթեթներ IP միջուկի TX օգտատերերի տվյալների փոխանցման ինտերֆեյսի վրա: IP միջուկը ուղարկում է այս փաթեթները հաղորդիչի միջով ներքին հանգույցի ճանապարհով:
  • Այն բանից հետո, երբ IP միջուկային ստացողը ստանում է փաթեթները loopback ուղու վրա, այն մշակում է
  • Interlaken-ը փաթեթավորում և փոխանցում է դրանք RX օգտագործողի տվյալների փոխանցման միջերեսով: ՆախկինampԴիզայնը ստուգում է, որ ստացված և փոխանցված փաթեթները համընկնում են:
  • Սարքավորումը նախկինampդիզայնը ներառում է արտաքին PLL-ներ: Դուք կարող եք ուսումնասիրել հստակ տեքստը files դեպի view sampկոդ, որն իրականացնում է արտաքին PLL-ները Interlaken (2-րդ սերնդի) FPGA IP-ին միացնելու մեկ հնարավոր մեթոդ:
  • Ինտերլակենի (2-րդ սերունդ) ապարատային դիզայնը նախկինample-ն ներառում է հետևյալ բաղադրիչները.
    • Interlaken (2-րդ սերունդ) FPGA IP
    • Փաթեթների գեներատոր և փաթեթների ստուգիչ
    • JTAG վերահսկիչ, որը շփվում է System Console-ի հետ: Դուք շփվում եք հաճախորդի տրամաբանության հետ System Console-ի միջոցով:

Նկար 4. Interlaken (2nd Generation) Hardware Design ExampԲարձր մակարդակի բլոկային դիագրամ E-սալիկի NRZ ռեժիմի տատանումների համարIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (4)

Ինտերլակենի (2-րդ սերունդ) ապարատային դիզայնը նախկինampԱյն, որը թիրախավորում է E-tile PAM4 ռեժիմի տատանումները, պահանջում է լրացուցիչ ժամացույց mac_clkin, որը առաջացնում է IO PLL: Այս PLL-ը պետք է օգտագործի նույն հղման ժամացույցը, որը վարում է pll_ref_clk:
Նկար 5. Interlaken (2nd Generation) Hardware Design ExampԲարձր մակարդակի բլոկ դիագրամ E-սալիկի PAM4 ռեժիմի տատանումների համարIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (5)

E-tile PAM4 ռեժիմի տատանումների դեպքում, երբ դուք միացնում եք Պահպանել չօգտագործված հաղորդիչ ալիքները PAM4 պարամետրի համար, ավելացվում է լրացուցիչ տեղեկատու ժամացույցի միացք (pll_ref_clk [1]): Այս նավահանգիստը պետք է գործարկվի նույն հաճախականությամբ, ինչպես սահմանված է IP պարամետրի խմբագրիչում (Պահպանված ալիքների համար տեղեկատու ժամացույցի հաճախականությունը): Պահպանել չօգտագործված հաղորդիչի ալիքները PAM4-ի համար կամընտիր է: Այս ժամացույցին վերագրված փին և հարակից սահմանափակումները տեսանելի են QSF-ում, երբ ընտրում եք Intel Stratix® 10 կամ Intel Agilex 7 մշակման հավաքածու դիզայնի արտադրության համար:
Նշում. Դիզայնի համար, օրինակampսիմուլյացիայով, testbench-ը միշտ սահմանում է նույն հաճախականությունը pll_ref_clk[0] և pll_ref_clk[1] համար:
Առնչվող տեղեկատվություն
Intel Agilex 7 F-Series Transceiver-SoC Development Kit Օգտագործողի ուղեցույց

Դիզայնի ստեղծում
Նկար 6. ԸնթացակարգըIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (6)

Հետևեք այս քայլերին՝ ապարատային օրինակ ստեղծելու համարampդիզայն և փորձարկման նստարան.

  1. Intel Quartus Prime Pro Edition ծրագրաշարում սեղմեք File ➤ New Project Wizard-ը նոր Intel Quartus Prime նախագիծ ստեղծելու համար կամ սեղմեք File ➤ Բացեք նախագիծը՝ գոյություն ունեցող Intel Quartus Prime նախագիծը բացելու համար: Վիզարդը ձեզ հուշում է նշել սարքը:
  2. Նշեք Intel Agilex 7 սարքերի ընտանիքը և ընտրեք սարքը ձեր դիզայնի համար:
  3. IP կատալոգում գտնեք և կրկնակի սեղմեք Interlaken (2-րդ սերունդ) Intel FPGA IP-ն: Նոր IP տարբերակի պատուհանը հայտնվում է:
  4. Նշեք վերին մակարդակի անուն ձեր հարմարեցված IP տատանումների համար: Պարամետրերի խմբագրիչը պահպանում է IP տատանումների կարգավորումները a file անվանված .ip.
  5. Սեղմեք OK: Պարամետրերի խմբագրիչը հայտնվում է:
    Նկար 7. ExampԴիզայնի ներդիր Interlaken (2-րդ սերնդի) Intel FPGA IP պարամետրերի խմբագրիչումIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (7)
  6. IP ներդիրում նշեք ձեր IP հիմնական փոփոխության պարամետրերը:
  7. PMA Adaptation ներդիրում նշեք PMA հարմարվողականության պարամետրերը, եթե նախատեսում եք օգտագործել PMA հարմարեցումը ձեր E-սալիկի սարքի տատանումների համար: Այս քայլը կամընտիր է.
    • Ընտրեք Enable adaptation load soft IP տարբերակը:
    • Նշում. Դուք պետք է միացնեք Enable Native PHY Debug Master Endpoint (NPDME) տարբերակը IP ներդիրում, երբ միացված է PMA-ի հարմարեցումը:
    • Ընտրեք PMA-ի հարմարեցման նախադրված PMA հարմարեցման համար Ընտրեք պարամետր:
    • Սեղմեք PMA Adaptation Preload՝ նախնական և շարունակական հարմարվողական պարամետրերը բեռնելու համար:
    • Նշեք PMA կոնֆիգուրացիաների քանակը, որոնք պետք է աջակցվեն, երբ մի քանի PMA կոնֆիգուրացիաներ միացված են՝ օգտագործելով PMA կազմաձևման պարամետրը:
    • Ընտրեք, թե որ PMA կոնֆիգուրացիան պետք է բեռնել կամ պահել՝ օգտագործելով Ընտրեք PMA կոնֆիգուրացիա՝ բեռնելու կամ պահելու համար:
    • Սեղմեք Բեռնել հարմարեցումը ընտրված PMA կոնֆիգուրացիայից՝ ընտրված PMA կազմաձևման կարգավորումները բեռնելու համար:
    • PMA-ի հարմարվողականության պարամետրերի մասին լրացուցիչ տեղեկությունների համար տե՛ս E-սալիկը
      Transceiver PHY Օգտագործողի ուղեցույց:
  8. ՆախկինումampԴիզայն ներդիրում, ընտրեք «Սիմուլյացիա» տարբերակը՝ փորձարկման նստարան ստեղծելու համար, և ընտրեք «Սինթեզ» տարբերակը՝ սարքավորումն առաջացնելու համար:ampդիզայն.
    • Նշում. Դուք պետք է ընտրեք առնվազն մեկը Simulation կամ Synthesis տարբերակներից, որոնք առաջացնում են Example Դիզայն Files.
  9. Ստեղծված HDL ձևաչափի համար ընտրեք Verilog կամ VHDL:
  10. Target Development Kit-ի համար ընտրեք համապատասխան տարբերակը:
    • Նշում. Intel Agilex 7 F-Series Transceiver SoC Development Kit տարբերակը հասանելի է միայն այն դեպքում, երբ ձեր նախագիծը նշում է Intel Agilex 7 սարքի անունը՝ սկսած AGFA012 կամ AGFA014: Երբ դուք ընտրում եք «Զարգացման հավաքածու» տարբերակը, քորոցների նշանակումները սահմանվում են ըստ Intel Agilex 7 Development Kit սարքի AGFB014R24A2E2V մասի համարի և կարող են տարբերվել ձեր ընտրած սարքից: Եթե ​​դուք մտադիր եք դիզայնը փորձարկել սարքաշարի վրա այլ PCB-ի վրա, ընտրեք None տարբերակը և կատարեք համապատասխան փին նշանակումներ .qsf-ում: file.
  11. Սեղմեք Ստեղծել նախկինampԴիզայն. The Select ExampԴիզայնի տեղեկատու պատուհանը հայտնվում է:
  12. Եթե ​​ցանկանում եք փոփոխել դիզայնը, օրինակampգրացուցակի ուղին կամ անունը ցուցադրված կանխադրվածներից (uflex_ilk_0_example_design), զննեք դեպի նոր ուղին և մուտքագրեք նոր դիզայնը նախկինումampգրացուցակի անունը.
  13. Սեղմեք OK:

Առնչվող տեղեկատվություն

  • Intel Agilex 7 F-Series Transceiver-SoC Development Kit Օգտագործողի ուղեցույց
  • Էլեկտրոնային կղմինդր հաղորդիչ PHY Օգտագործողի ուղեցույց

Դիզայնի մոդելավորում Example Testbench
Տե՛ս Interlaken (2-րդ սերունդ) ապարատային դիզայն, օրինակampԲարձր մակարդակի բլոկ էլեկտրոնային սալիկի NRZ ռեժիմի տատանումների և Interlaken (2-րդ սերնդի) ապարատային դիզայնի համար նախկինampԲարձր մակարդակի բլոկ էլեկտրոնային կղմինդր PAM4 ռեժիմի տատանումների սիմուլյացիոն թեստային նստարանի բլոկային դիագրամներ:
Նկար 8. ԸնթացակարգըIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (8)

Հետևեք այս քայլերին փորձարկման նստարանը մոդելավորելու համար.

  1. Հրամանի տողում փոխեք testbench մոդելավորման գրացուցակը: Տեղեկատուն էample_installation_dir>/նախample_design/ testbench Intel Agilex 7 սարքերի համար:
  2. Գործարկեք սիմուլյացիոն սցենարը ձեր ընտրած աջակցվող սիմուլյատորի համար: Սցենարը հավաքում և գործարկում է սիմուլյատորի թեստային նստարանը: Ձեր սկրիպտը պետք է ստուգի, որ SOP և EOP հաշվերը համընկնում են մոդելավորման ավարտից հետո: Տե՛ս սիմուլյացիա գործարկելու քայլերը աղյուսակին:

Աղյուսակ 4. Սիմուլյացիա գործարկելու քայլեր

Սիմուլյատոր Հրահանգներ
ModelSim SE կամ QuestaSim Հրամանի տողում մուտքագրեք -do vlog_pro.do

Եթե ​​նախընտրում եք սիմուլյացիա անել առանց ModelSim GUI-ի բացման, մուտքագրեք vsim -c -do vlog_pro.do
VCS Հրամանի տողում մուտքագրեք sh vcstest.sh
Xcelium Հրամանի տողում մուտքագրեք sh xcelium.sh

Վերլուծեք արդյունքները. Հաջող սիմուլյացիան ուղարկում և ստանում է փաթեթներ և ցուցադրում «Test PASSED»:
Դիզայնի փորձարկման նստարան, օրինակample-ն կատարում է հետևյալ առաջադրանքները.

  • Գործարկում է Interlaken (2-րդ սերնդի) Intel FPGA IP-ն:
  • Տպում է PHY կարգավիճակը:
  • Ստուգում է մետաֆրեյմերի համաժամացումը (SYNC_LOCK) և բառերի (բլոկ) սահմանները (WORD_LOCK):
  • Սպասում է, որ առանձին երթուղիները կողպվեն և հավասարվեն:
  • Սկսում է փաթեթներ փոխանցել:
  • Ստուգում է փաթեթի վիճակագրությունը.
    • CRC24 սխալներ
    • ԳՍԸ-ներ
    • EOP-ներ

Հետևյալ սample ելքը ցույց է տալիս հաջող սիմուլյացիոն փորձարկումը Interlaken ռեժիմում.Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (9)Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (10)

Նշում. The Interlaken դիզայնի նախկինample simulation testbench-ը ուղարկում է 100 փաթեթ և ստանում 100 փաթեթ: Հետևյալ սampելքը ցույց է տալիս սիմուլյացիայի հաջող փորձարկումը Interlaken Look-side ռեժիմում.Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (11)

Նշում. Փաթեթների քանակը (SOPs և EOPs) տատանվում է յուրաքանչյուր գծի մեջ Interlaken Lookaside դիզայնի նախկինումample simulation sampթող ելքը։
Առնչվող տեղեկատվություն
Սարքավորումների դիզայն ExampԲաղադրիչներ 6-րդ էջում

Դիզայնի կազմում և կազմաձևում Example Hardware-ում
Նկար 9. ԸնթացակարգըIntel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (12)

Սարքավորումների վրա ցուցադրական թեստ կազմելու և գործարկելու համար, օրինակampդիզայնի համար, հետևեք հետևյալ քայլերին.

  1. Ապահովել ապարատային նախampդիզայնի ձևավորումն ավարտված է:
  2. Intel Quartus Prime Pro Edition ծրագրաշարում բացեք Intel Quartus Prime նախագիծըample_installation_dir>/նախample_design/quartus/ նախկինample_design.qpf>:
  3. Մշակման ընտրացանկում կտտացրեք Սկսել կազմումը:
  4. Հաջող կազմումից հետո .սոֆ file հասանելի է ձեր նշված գրացուցակում: Հետևեք այս քայլերին, որպեսզի ծրագրավորեք սարքաշարը, օրինակampդիզայն Intel Agilex 7 սարքի վրա.
    • ա. Միացրեք Intel Agilex 7 F-Series Transceiver-SoC Development Kit-ը հյուրընկալող համակարգչին:
    • բ. Գործարկեք Clock Control հավելվածը, որը մշակման փաթեթի մի մասն է, և սահմանեք նոր հաճախականություններ նախկին դիզայնի համարampլե. Ստորև բերված է հաճախականության կարգավորումը Ժամացույցի կառավարման հավելվածում.
    • • Si5338 (U37), CLK1- 100 ՄՀց
    • • Si5338 (U36), CLK2- 153.6 ՄՀց
    • • Si549 (Y2), OUT- Սահմանել pll_ref_clk(1) արժեքը՝ ըստ ձեր դիզայնի պահանջի:
    • գ. Գործիքներ ընտրացանկում սեղմեք Ծրագրավորող:
    • դ. Ծրագրավորողում կտտացրեք «Սարքավորումների կարգավորում»:
    • ե. Ընտրեք ծրագրավորման սարք:
    • զ. Ընտրեք և ավելացրեք Intel Agilex 7 F-Series Transceiver-SoC Development Kit-ը, որին կարող է միանալ ձեր Intel Quartus Prime նիստը:
    • է. Համոզվեք, որ Mode-ը դրված է JTAG.
    • հ. Ընտրեք Intel Agilex 7 սարքը և սեղմեք Add Device: Ծրագրավորողը ցուցադրում է ձեր տախտակի վրա գտնվող սարքերի միջև կապերի բլոկային դիագրամը:
    • ես. Ձեր .sof-ով տողում նշեք .sof-ի վանդակը:
    • ժ. Նշեք վանդակը Ծրագիր/Կարգավորել սյունակում:
    • կ. Սեղմեք Սկսել:

Առնչվող տեղեկատվություն

  • Intel FPGA սարքերի ծրագրավորում էջ 0-ում
  • Դիզայնների վերլուծություն և վրիպազերծում System Console-ով
  • Intel Agilex 7 F-Series Transceiver-SoC Development Kit Օգտագործողի ուղեցույց

Սարքավորումների դիզայնի փորձարկում Example
Interlaken (2-րդ սերնդի) Intel FPGA IP-ի հիմնական ձևավորումը կազմելուց հետո նախկինampև կարգավորեք ձեր սարքը, դուք կարող եք օգտագործել System Console-ը IP միջուկը և դրա ներկառուցված Native PHY IP հիմնական ռեգիստրները ծրագրավորելու համար:

Հետևեք այս քայլերին՝ Համակարգի վահանակը բացելու և ապարատային դիզայնը փորձարկելու համարampլե:

  1. Intel Quartus Prime Pro Edition ծրագրաշարում «Գործիքներ» ընտրացանկում սեղմեք «Համակարգի վրիպազերծման գործիքներ» ➤ «Համակարգի վահանակ»:
  2. Փոփոխություն դեպիample_installation_dir>նախample_design/ hwtest գրացուցակ:
  3. Կապ բացելու համար JTAG վարպետ, մուտքագրեք հետևյալ հրամանը՝ source sysconsole_testbench.tcl
  4. Դուք կարող եք միացնել ներքին սերիական loopback ռեժիմը հետևյալ դիզայնով, օրինակample հրամաններ.
    • ա. stat. Տպում է ընդհանուր կարգավիճակի տվյալները:
    • բ. sys_reset: Վերականգնում է համակարգը:
    • գ. loop_on. Միացնում է ներքին սերիական հանգույցը:
    • դ. run_example_design: Գործարկում է դիզայնը նախկինումampլե.
    • Նշում. Դուք պետք է գործարկեք loop_on հրամանը run_ex-ից առաջample_design հրամանը. Run_example_design-ը կատարում է հետևյալ հրամանները հաջորդականությամբ՝ sys_reset->stat->gen_on->stat->gen_off:
    • Նշում. Երբ ընտրում եք Enable adaptation load soft IP տարբերակը, run_example_design հրամանը կատարում է նախնական հարմարվողականության աստիճանավորումը RX-ի կողմից՝ գործարկելով run_load_PMA_configuration հրամանը:
  5. Դուք կարող եք անջատել ներքին սերիական loopback ռեժիմը հետևյալ դիզայնով, օրինակample հրաման.
    • ա. loop_off. Անջատում է ներքին սերիական հանգույցը:
  6. Դուք կարող եք ծրագրավորել IP միջուկը հետևյալ լրացուցիչ դիզայնով, օրինակample հրամաններ.
    • ա. gen_on. Միացնում է փաթեթների գեներատորը:
    • բ. gen_off: Անջատում է փաթեթների գեներատորը:
    • գ. run_test_loop. Գործարկում է թեստը անգամ E-սալիկի NRZ և PAM4 տատանումների համար:
    • դ. clear_err. Մաքրում է բոլոր կպչուն սխալի բիթերը:
    • ե. set_test_mode Սահմանում է թեստը հատուկ ռեժիմում գործարկելու համար:
    • զ. get_test_mode. Տպում է ընթացիկ փորձարկման ռեժիմը:
    • է. set_burst_size Սահմանում է պայթյունի չափը բայթերով:
    • հ. get_burst_size. տպում է պայթեցման չափի մասին տեղեկությունները:

Հաջող փորձարկումը տպում է HW_TEST:PASS հաղորդագրություն: Ստորև ներկայացված են թեստային առաջադրանքի անցնելու չափանիշները.

  • CRC32, CRC24 և Checker-ի համար սխալներ չկան:
  • Հաղորդված ԳՍԸ-ները և ԵՎԱ-ները պետք է համապատասխանեն ստացվածին:

Հետևյալ սample ելքը ցույց է տալիս հաջող փորձնական աշխատանք Interlaken ռեժիմում.Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (13)

Հաջող փորձարկումը տպում է HW_TEST : PASS հաղորդագրություն: Ստորև ներկայացված են թեստային առաջադրանքի անցնելու չափանիշները.

  • CRC32, CRC24 և Checker-ի համար սխալներ չկան:
  • Հաղորդված ԳՍԸ-ները և ԵՎԱ-ները պետք է համապատասխանեն ստացվածին:

Հետևյալ սample ելքը ցույց է տալիս հաջող փորձնական աշխատանք Interlaken Lookaside ռեժիմում.Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (14)Intel-Interlaken-2nd-Generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (15)

Դիզայն Example Նկարագրություն

Դիզայնը նախկինample-ն ցույց է տալիս Interlaken IP միջուկի ֆունկցիոնալությունը:

Առնչվող տեղեկատվություն
Interlaken (2-րդ սերունդ) FPGA IP օգտագործողի ուղեցույց

Դիզայն Example Վարքագիծ
Դիզայնը սարքաշարում փորձարկելու համար Համակարգի վահանակում մուտքագրեք հետևյալ հրամանները.

  1. Աղբյուրը կարգավորումը file:
    • % աղբյուրample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
  2. Գործարկել թեստը.
    • % run_example_design
  3. Ինտերլակենի (2-րդ սերունդ) ապարատային դիզայնը նախկինample-ն կատարում է հետևյալ քայլերը.
    • ա. Վերականգնում է Interlaken (2-րդ սերնդի) IP-ն:
    • բ. Կազմաձևում է Interlaken (2-րդ սերնդի) IP-ն ներքին հանգույցի ռեժիմում:
    • գ. Ուղարկում է Interlaken փաթեթների հոսք՝ կանխորոշված ​​տվյալներով օգտակար բեռի մեջ դեպի IP միջուկի TX օգտատերերի տվյալների փոխանցման միջերես:
    • դ. Ստուգում է ստացված փաթեթները և հայտնում կարգավիճակը: Փաթեթների ստուգիչը ներառված է ապարատային դիզայնի մեջ, օրինակample-ն ապահովում է հետևյալ հիմնական փաթեթների ստուգման հնարավորությունները.
      • Ստուգում է, որ փոխանցված փաթեթների հաջորդականությունը ճիշտ է:
      • Ստուգում է, որ ստացված տվյալները համապատասխանում են ակնկալվող արժեքներին՝ ապահովելով, որ թե՛ փաթեթների սկզբի (SOP) և թե՛ փաթեթի ավարտի (EOP) հաշվումները համընկնում են տվյալների փոխանցման և ստացման ընթացքում:

Ինտերֆեյսի ազդանշաններ
Աղյուսակ 5. Դիզայն Exampինտերֆեյսի ազդանշաններ

Նավահանգստի անվանումը Ուղղություն Լայնություն (բիթ) Նկարագրություն
 

mgmt_clk

  

Մուտքագրում

  

1

 Համակարգի ժամացույցի մուտքագրում: Ժամացույցի հաճախականությունը պետք է լինի 100 ՄՀց:
pll_ref_clk /

pll_ref_clk[1:0](2)

  

Մուտքագրում

  

1/2

 Փոխանցիչի տեղեկատու ժամացույց: Վարում է RX CDR PLL-ը:
շարունակել…
Նավահանգստի անվանումը Ուղղություն Լայնություն (բիթ) Նկարագրություն
      pll_ref_clk[1] հասանելի է միայն այն դեպքում, երբ դուք միացնում եք Պահպանել չօգտագործված

Նշում. հաղորդիչ ալիքներ PAM4-ի համար պարամետր E-tile PAM4 ռեժիմի IP տատանումներում:
rx_pin Մուտքագրում Գոտիների քանակը Ընդունիչ SERDES տվյալների փին:
tx_pin Արդյունք Գոտիների քանակը Փոխանցել SERDES տվյալների փին:
 

rx_pin_n

  

Մուտքագրում

  

Գոտիների քանակը

 Ընդունիչ SERDES տվյալների փին:

Այս ազդանշանը հասանելի է միայն E-tile PAM4 ռեժիմի սարքի տարբերակներում:
 

tx_pin_n

  

Արդյունք

  

Գոտիների քանակը

 Փոխանցել SERDES տվյալների փին:

Այս ազդանշանը հասանելի է միայն E-tile PAM4 ռեժիմի սարքի տարբերակներում:
 

 

mac_clk_pll_ref

  

 

Մուտքագրում

  

 

1

 Այս ազդանշանը պետք է առաջնորդվի PLL-ով և պետք է օգտագործի նույն ժամացույցի աղբյուրը, որը վարում է pll_ref_clk:

Այս ազդանշանը հասանելի է միայն E-tile PAM4 ռեժիմի սարքի տարբերակներում:
usr_pb_reset_n Մուտքագրում 1 Համակարգի վերականգնում:

Առնչվող տեղեկատվություն
Ինտերֆեյսի ազդանշաններ

Գրանցվել քարտեզ
Նշում. • Դիզայն Exampռեգիստրի հասցեն սկսվում է 0x20**-ով, մինչդեռ Interlaken IP-ի հիմնական ռեգիստրի հասցեն սկսվում է 0x10**-ով:

  • Մուտքի կոդ՝ RO — միայն կարդալու, և RW — կարդալ/գրել։
  • Համակարգի վահանակը կարդում է դիզայնը նախկինample գրանցում և հաղորդում է թեստի կարգավիճակը էկրանին:

Աղյուսակ 6. Դիզայն Example Գրանցվել քարտեզ Interlaken Design-ի համար Example

Օֆսեթ Անուն Մուտք Նկարագրություն
8։00 Վերապահված
8։01 Վերապահված
 

 

8։02

  

 

Համակարգի PLL վերականգնում

  

 

RO

 Հետևյալ բիթերը ցույց են տալիս համակարգի PLL վերակայման հարցումը և միացնելու արժեքը.

• Բիթ [0] – sys_pll_rst_req

• Բիթ [1] – sys_pll_rst_en
8։03 RX գոտի հավասարեցված RO Ցույց է տալիս RX գծի հավասարեցումը:
 

8։04

  

WORD-ը կողպված է

  

RO

 [NUM_LANES–1:0] – Բառի (բլոկի) սահմանների նույնականացում:
շարունակել…

Երբ դուք միացնում եք Պահպանել չօգտագործված հաղորդիչ ալիքները PAM4 պարամետրի համար, լրացուցիչ հղումային ժամացույցի միացք է ավելացվում՝ չօգտագործված PAM4 ստրուկ ալիքը պահպանելու համար:

Օֆսեթ Անուն Մուտք Նկարագրություն
8։05 Համաժամացումը կողպված է RO [NUM_LANES–1:0] – Metaframe-ի համաժամացում:
8h06 – 8h09 CRC32 սխալների հաշվարկ RO Ցույց է տալիս CRC32 սխալների քանակը:
8'h0A CRC24 սխալների հաշվարկ RO Ցույց է տալիս CRC24 սխալների քանակը:
 

 

8'h0B

  

 

Հեղեղման/Հոսքի ազդանշան

  

 

RO

 Հետևյալ բիթերը ցույց են տալիս.

• Bit [3] – TX ներհոսքի ազդանշան

• Bit [2] – TX արտահոսքի ազդանշան

• Բիթ [1] – RX արտահոսքի ազդանշան
8'h0C SOP հաշվարկ RO Նշում է SOP-ի քանակը:
8'h0D EOP հաշվարկ RO Ցույց է տալիս EOP-ի քանակը
 

 

8'h0E

  

 

Սխալների հաշվարկ

  

 

RO

 Նշում է հետևյալ սխալների քանակը.

• Գոտիների հավասարեցման կորուստ

• Ապօրինի վերահսկողական խոսք

• Անօրինական շրջանակի օրինակ

• Բացակայում է SOP կամ EOP ցուցիչ
8'h0F send_data_mm_clk RW Գրեք 1-ից մինչև [0] բիթը՝ գեներատորի ազդանշանը միացնելու համար:
 

8։10

  

Ստուգիչի սխալ

   Ցույց է տալիս ստուգիչի սխալը: (SOP տվյալների սխալ, ալիքի համարի սխալ և PLD տվյալների սխալ)
8։11 Համակարգի PLL կողպեք RO Bit [0]-ը ցույց է տալիս PLL կողպման ցուցիչը:
 

8։14

  

TX SOP հաշվարկ

  

RO

 Նշում է փաթեթների գեներատորի կողմից ստեղծված SOP-ի քանակը:
 

8։15

  

TX EOP հաշվարկ

  

RO

 Ցույց է տալիս փաթեթների գեներատորի կողմից ստեղծված EOP-ի թիվը:
8։16 Շարունակական փաթեթ RW Շարունակական փաթեթը միացնելու համար գրեք 1-ից [0] բիթ:
8։39 ECC սխալների հաշվարկ RO Ցույց է տալիս ECC սխալների քանակը:
8։40 ECC-ն ուղղել է սխալների քանակը RO Ցույց է տալիս շտկված ECC սխալների քանակը:

Դիզայն Example Գրանցվել քարտեզ Interlaken Look-aside Design-ի համար Example
Օգտագործեք այս ռեգիստրի քարտեզը, երբ ստեղծեք դիզայնը նախկինումampմիացված է Enable Interlaken Look-aside ռեժիմի պարամետրը:

Օֆսեթ Անուն Մուտք Նկարագրություն
8։00 Վերապահված
8։01 Հաշվիչի վերակայում RO Գրեք 1-ից [0] բիթ՝ TX և RX հաշվիչների հավասար բիթերը մաքրելու համար:
 

 

8։02

  

 

Համակարգի PLL վերականգնում

  

 

RO

 Հետևյալ բիթերը ցույց են տալիս համակարգի PLL վերակայման հարցումը և միացնելու արժեքը.

• Բիթ [0] – sys_pll_rst_req

• Բիթ [1] – sys_pll_rst_en
8։03 RX գոտի հավասարեցված RO Ցույց է տալիս RX գծի հավասարեցումը:
 

8։04

  

WORD-ը կողպված է

  

RO

 [NUM_LANES–1:0] – Բառի (բլոկի) սահմանների նույնականացում:
8։05 Համաժամացումը կողպված է RO [NUM_LANES–1:0] – Metaframe-ի համաժամացում:
8h06 – 8h09 CRC32 սխալների հաշվարկ RO Ցույց է տալիս CRC32 սխալների քանակը:
8'h0A CRC24 սխալների հաշվարկ RO Ցույց է տալիս CRC24 սխալների քանակը:
շարունակել…
Օֆսեթ Անուն Մուտք Նկարագրություն
8'h0B Վերապահված
8'h0C SOP հաշվարկ RO Նշում է SOP-ի քանակը:
8'h0D EOP հաշվարկ RO Ցույց է տալիս EOP-ի քանակը
 

 

8'h0E

  

 

Սխալների հաշվարկ

  

 

RO

 Նշում է հետևյալ սխալների քանակը.

• Գոտիների հավասարեցման կորուստ

• Ապօրինի վերահսկողական խոսք

• Անօրինական շրջանակի օրինակ

• Բացակայում է SOP կամ EOP ցուցիչ
8'h0F send_data_mm_clk RW Գրեք 1-ից մինչև [0] բիթը՝ գեներատորի ազդանշանը միացնելու համար:
 

8։10

  

Ստուգիչի սխալ

  

RO

 Ցույց է տալիս ստուգիչի սխալը: (SOP տվյալների սխալ, ալիքի համարի սխալ և PLD տվյալների սխալ)
8։11 Համակարգի PLL կողպեք RO Bit [0]-ը ցույց է տալիս PLL կողպման ցուցիչը:
8։13 Հետաձգման հաշվարկ RO Ցույց է տալիս ուշացման թիվը:
 

8։14

  

TX SOP հաշվարկ

  

RO

 Նշում է փաթեթների գեներատորի կողմից ստեղծված SOP-ի քանակը:
 

8։15

  

TX EOP հաշվարկ

  

RO

 Ցույց է տալիս փաթեթների գեներատորի կողմից ստեղծված EOP-ի թիվը:
8։16 Շարունակական փաթեթ RO Շարունակական փաթեթը միացնելու համար գրեք 1-ից [0] բիթ:
8։17 TX և RX հաշվիչը հավասար են RW Ցույց է տալիս, որ TX և RX հաշվիչը հավասար են:
8։23 Միացնել ուշացումը WO Գրեք 1-ից մինչև [0] բիթը՝ ուշացման չափումը միացնելու համար:
8։24 Լատենտությունը պատրաստ է RO Ցույց է տալիս, որ հետաձգման չափումը պատրաստ է:

Interlaken (2-րդ սերունդ) Intel Agilex 7 FPGA IP Design Example User Guide Archives

  • Այս օգտագործողի ուղեցույցի վերջին և նախորդ տարբերակների համար տես Interlaken (2-րդ
  • Generation) Intel Agilex 7 FPGA IP Design Example User Guide HTML տարբերակ. Ընտրեք տարբերակը և սեղմեք Ներբեռնում: Եթե ​​IP-ն կամ ծրագրաշարի տարբերակը նշված չէ, ապա կիրառվում է նախորդ IP-ի կամ ծրագրաշարի տարբերակի օգտագործման ուղեցույցը:
  • IP տարբերակները նույնն են, ինչ Intel Quartus Prime Design Suite ծրագրային ապահովման տարբերակները մինչև v19.1: Intel Quartus Prime Design Suite ծրագրային ապահովման 19.2 կամ ավելի նոր տարբերակից IP միջուկներն ունեն IP տարբերակման նոր սխեմա:

Փաստաթղթերի վերանայման պատմություն Interlaken-ի համար (2-րդ սերունդ) Intel Agilex 7 FPGA IP Design ExampՕգտագործողի ուղեցույց

Փաստաթղթի տարբերակը Intel Quartus Prime տարբերակը IP տարբերակ Փոփոխություններ
2023.06.26 23.2 21.1.1 • Ավելացվել է VHDL աջակցություն սինթեզի և մոդելավորման մոդելի համար:

• Ապրանքի ազգանունը թարմացվել է «Intel Agilex 7»-ի:
2022.08.03 21.3 20.0.1 Ուղղել է սարքի OPN-ը Intel Agilex F-Series Transceiver-SoC Development Kit-ի համար:
2021.10.04 21.3 20.0.1 • Ավելացվել է QuestaSim սիմուլյատորի աջակցություն:

• Հեռացվել է NCSim սիմուլյատորի աջակցությունը:
2021.02.24 20.4 20.0.1 • Ավելացվել է տեղեկատվություն PAM4-ի համար չօգտագործված հաղորդիչի ալիքի պահպանման մասին բաժնում. Սարքավորումների դիզայն Example Բաղադրիչներ.

• Ավելացրել է pll_ref_clk[1] ազդանշանի նկարագրությունը բաժնում՝ Ինտերֆեյսի ազդանշաններ.
2020.12.14 20.4 20.0.0 • Թարմացվել է սampապարատային փորձարկման արդյունքը Interlaken ռեժիմի և Interlaken Look-aside ռեժիմի համար բաժնում Սարքավորումների դիզայնի փորձարկում Example.

• Թարմացված ռեգիստրի քարտեզ Interlaken Look-aside դիզայնի համար նախկինումample բաժնում Գրանցվել քարտեզ.

• բաժնում ավելացվել է ապարատային հաջող փորձարկման համար անցողիկ չափանիշներ Սարքավորումների դիզայնի փորձարկում Example.
2020.10.16 20.2 19.3.0 Ուղղված հրաման՝ սկզբնական հարմարվողականության աստիճանավորումը RX-ի կողմից Սարքավորումների դիզայնի փորձարկում Example բաժինը։
2020.06.22 20.2 19.3.0 • Դիզայնը նախկինample-ն հասանելի է Interlaken Look-side ռեժիմի համար:

• Դիզայնի ապարատային փորձարկում, օրինակample-ն հասանելի է Intel Agilex սարքի տատանումների համար:

• Ավելացված է Նկար. Բարձր մակարդակի բլոկային դիագրամ Interlaken (2-րդ սերնդի) դիզայնի համար Example.

• Թարմացվել է հետևյալ բաժինները.

—   Սարքավորումների և ծրագրային ապահովման պահանջներ

—   Տեղեկատուի կառուցվածքը

• Փոփոխել է հետևյալ թվերը՝ ներառելու Interlaken Look-aside-ի հետ կապված թարմացումը.

—   Նկար. Interlaken (2-րդ սերունդ) Սարքավորումների դիզայն ExampԲարձր մակարդակի բլոկ դիագրամ E-tile NRZ ռեժիմի տատանումների համար

—   Նկար. Interlaken (2-րդ սերունդ) Սարքավորումների դիզայն ExampԲարձր մակարդակի բլոկ դիագրամ E-tile PAM4 ռեժիմի տատանումների համար

• Թարմացվել է Նկար. IP պարամետրի խմբագիր.
շարունակել…
Փաստաթղթի տարբերակը Intel Quartus Prime տարբերակը IP տարբերակ Փոփոխություններ
      • բաժնում ավելացվել է ժամացույցի կառավարման հավելվածի հաճախականության կարգավորումների մասին տեղեկատվություն Դիզայնի կազմում և կազմաձևում Example Hardware-ում.

• Ավելացվել են փորձնական ելքեր Interlaken Lookside-ի համար հետևյալ բաժիններում.

—   Դիզայնի մոդելավորում Example Testbench

—   Սարքավորումների դիզայնի փորձարկում Example

• Ավելացվել են հետևյալ նոր ազդանշանները Ինտերֆեյսի ազդանշաններ

բաժին:

— mgmt_clk

- rx_pin_n

— tx_pin_n

— mac_clk_pll_ref

• Ավելացվեց գրանցման քարտեզ Interlaken Look-aside դիզայնի համար, նախկինումample in բաժին՝ Գրանցման քարտեզ.
2019.09.30 19.3 19.2.1 clk100-ը հեռացվեց: mgmt_clk-ը ծառայում է որպես IO PLL-ի հղման ժամացույց հետևյալում.

•    Նկար. Interlaken (2-րդ սերունդ) Սարքավորումների դիզայն ExampԲարձր մակարդակի բլոկային դիագրամ E-սալիկի NRZ ռեժիմի տատանումների համար.

•    Նկար. Interlaken (2-րդ սերունդ) Սարքավորումների դիզայն ExampԲարձր մակարդակի բլոկ դիագրամ E-սալիկի PAM4 ռեժիմի տատանումների համար.
2019.07.01 19.2 19.2 Նախնական թողարկում.

Interlaken (2-րդ սերունդ) Intel Agilex® 7 FPGA IP դիզայն ExampՕգտագործողի ուղեցույց

Փաստաթղթեր / ռեսուրսներ

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example [pdf] Օգտագործողի ուղեցույց
Interlaken 2nd Generation Agilex 7 FPGA IP Design Example, Interlaken, 2nd Generation Agilex 7 FPGA IP Design Example, FPGA IP դիզայն Example, IP Design Example, Design Example

Հղումներ

Թողնել մեկնաբանություն

Ձեր էլփոստի հասցեն չի հրապարակվի: Պարտադիր դաշտերը նշված են *