Intel Interlaken Thiết kế IP Agilex 2 FPGA thế hệ thứ 7 Example

Thông tin sản phẩm

Lõi IP FPGA Interlaken (thế hệ thứ 2) là một tính năng của Intel Agilex 7 FPGA. Nó cung cấp một thử nghiệm mô phỏng và một thiết kế phần cứng cũamptập tin hỗ trợ biên dịch và kiểm tra phần cứng. Thiết kế cũample cũng có sẵn cho tính năng Interlaken Look-aside. Lõi IP hỗ trợ chế độ NRZ và PAM4 cho các thiết bị E-tile và tạo ra các thiết kế cũamptập tin cho tất cả các kết hợp số làn và tốc độ dữ liệu được hỗ trợ.

Yêu cầu về phần cứng và phần mềm
Thiết kế lõi IP Interlaken (Thế hệ thứ 2) cũamptập tin yêu cầu Bộ công cụ phát triển SoC thu phát F-Series Intel Agilex 7. Vui lòng tham khảo Hướng dẫn sử dụng của bộ công cụ phát triển để biết thêm thông tin.

Cấu trúc thư mục
Interlaken (Thế hệ thứ 2) được tạo raample thiết kế bao gồm các thư mục sau:

• example_design: Chứa nội dung chính files cho thiết kế cũamplà.
• ilk_uflex: Chứa files liên quan đến tùy chọn chế độ Interlaken Look-aside.
• ila_uflex: Chứa files liên quan đến tùy chọn chế độ Interlaken Look-aside (chỉ được tạo khi được chọn).

Hướng dẫn sử dụng sản phẩm

Để sử dụng thiết kế lõi IP FPGA của Interlaken (thế hệ thứ 2), ví dụ:ample, hãy làm theo các bước sau:

1. Đảm bảo bạn có Bộ công cụ phát triển SoC thu phát Intel Agilex 7 F-Series.
2. Biên dịch thiết kế cũample bằng cách sử dụng một trình mô phỏng.
3. Thực hiện mô phỏng chức năng để xác minh thiết kế.
4. Tạo thiết kế cũamptập tin bằng cách sử dụng trình soạn thảo tham số.
5. Biên dịch thiết kế cũamphãy sử dụng Quartus Prime.
6. Thực hiện kiểm tra phần cứng để xác nhận thiết kế.

Ghi chú: Tùy chọn chế độ Interlaken Look-aside có sẵn để lựa chọn trong trình chỉnh sửa tham số IP. Nếu được chọn, bổ sung files sẽ được tạo trong thư mục “ila_uflex”.

Hướng dẫn bắt đầu nhanh

• Lõi IP FPGA Interlaken (thế hệ thứ 2) cung cấp một testbench mô phỏng và thiết kế phần cứng cũamptập tin hỗ trợ biên dịch và kiểm tra phần cứng.
• Khi bạn tạo ra thiết kế cũample, trình chỉnh sửa tham số sẽ tự động tạo filecần thiết để mô phỏng, biên dịch và kiểm tra thiết kế trong phần cứng.
• thiết kế cũamptập tin cũng có sẵn cho tính năng Interlaken Look-aside.
• Testbench và thiết kế cũamptập tin hỗ trợ chế độ NRZ và PAM4 cho các thiết bị E-tile.
• Lõi IP FPGA Interlaken (thế hệ thứ 2) tạo ra thiết kế cũamptập tin cho tất cả các kết hợp số làn và tốc độ dữ liệu được hỗ trợ.

Hình 1. Các bước phát triển cho Design Example

Thiết kế lõi IP Interlaken (Thế hệ thứ 2) cũample hỗ trợ các tính năng sau:

• Chế độ lặp lại nối tiếp TX đến RX bên trong
• Tự động tạo các gói kích thước cố định
• Khả năng kiểm tra gói cơ bản
• Khả năng sử dụng Bảng điều khiển hệ thống để thiết lập lại thiết kế nhằm mục đích kiểm tra lại
• thích ứng PMA

Tập đoàn Intel. Đã đăng ký Bản quyền. Intel, logo Intel và các nhãn hiệu khác của Intel là các nhãn hiệu của Intel Corporation hoặc các công ty con của Intel. Intel đảm bảo hiệu suất của FPGA và các sản phẩm bán dẫn của mình theo các thông số kỹ thuật hiện tại phù hợp với bảo hành tiêu chuẩn của Intel, nhưng có quyền thực hiện các thay đổi đối với bất kỳ sản phẩm và dịch vụ nào vào bất kỳ lúc nào mà không cần thông báo. Intel không chịu trách nhiệm hoặc nghĩa vụ pháp lý phát sinh từ việc áp dụng hoặc sử dụng bất kỳ thông tin, sản phẩm hoặc dịch vụ nào được mô tả ở đây trừ khi được Intel đồng ý rõ ràng bằng văn bản. Khách hàng của Intel nên lấy phiên bản mới nhất của thông số kỹ thuật của thiết bị trước khi dựa vào bất kỳ thông tin nào được công bố và trước khi đặt hàng sản phẩm hoặc dịch vụ. * Các tên và thương hiệu khác có thể được coi là tài sản của người khác.

Hình 2. Sơ đồ khối cấp cao cho thiết kế Interlaken (thế hệ 2) Example

Thông tin liên quan

• Hướng dẫn sử dụng IP FPGA Interlaken (thế hệ 2)
• Ghi chú phát hành IP Intel FPGA Interlaken (thế hệ thứ 2)

Phần cứng và phần mềm

Yêu cầu về phần cứng và phần mềm
Để kiểm tra người cũample design, hãy sử dụng phần cứng và phần mềm sau:

• Phần mềm Intel® Quartus® Prime Pro Edition
• Bảng điều khiển hệ thống
• Trình mô phỏng được hỗ trợ:
  • Siemens* EDA ModelSim* SE hoặc QuestaSim*
  • Nội dung tóm tắt* VCS*
  • Nhịp* Xcelium*
• Bộ phát triển SoC thu phát Intel Agilex® 7 F-Series (AGFB014R24A2E2V)

Thông tin liên quan
Hướng dẫn sử dụng Bộ công cụ phát triển SoC thu phát Intel Agilex 7 F-Series
Cấu trúc thư mục
Thiết kế lõi IP Interlaken (Thế hệ thứ 2) cũample file các thư mục chứa các mục được tạo sau đây files cho thiết kế cũamplà.

Hình 3. Cấu trúc thư mục của Ex Interlaken được tạo (thế hệ 2)ample thiết kế

Cấu hình phần cứng, mô phỏng và kiểm tra files được đặt tạiample_installation_dir>/uflex_ilk_0_example_design.
Bảng 1. Interlaken (Thế hệ thứ 2) IP Core Hardware Design Example File Những mô tả này files đang ở trongample_installation_dir>/uflex_ilk_0_example_design/ exampthư mục le_design/quartus.

File Tên	Sự miêu tả
example_design.qpf	Dự án Intel Quartus Prime file.
example_design.qsf	Cài đặt dự án Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Ràng buộc thiết kế Synopsys file. Bạn có thể sao chép và sửa đổi cho thiết kế của riêng bạn.
sysconsole_testbench.tcl	Chủ yếu file để truy cập Bảng điều khiển hệ thống

Bảng 2. Điểm kiểm tra lõi IP Interlaken (thế hệ thứ 2) File Sự miêu tả
Cái này file là trongample_installation_dir>/uflex_ilk_0_example_design/ exampthư mục le_design/rtl.

File Tên	Sự miêu tả
top_tb.sv	Bàn kiểm tra cấp cao nhất file.

Bảng 3. Tập lệnh kiểm tra lõi IP Interlaken (thế hệ thứ 2)
Những cái này files đang ở trongample_installation_dir>/uflex_ilk_0_example_design/ exampthư mục le_design/testbench.

File Tên	Sự miêu tả
vcstest.sh	Tập lệnh VCS để chạy testbench.
vlog_pro.do	Tập lệnh ModelSim SE hoặc QuestaSim để chạy testbench.
xcelium.sh	Tập lệnh Xcelium để chạy testbench.

Thiết kế phần cứng cũample Thành phần

• Người cũampThiết kế le kết nối đồng hồ tham chiếu hệ thống và PLL và các thành phần thiết kế cần thiết. Người tình cũampThiết kế tập tin cấu hình lõi IP ở chế độ vòng lặp nội bộ và tạo các gói trên giao diện truyền dữ liệu người dùng TX lõi IP. Lõi IP gửi các gói này trên đường vòng lặp nội bộ thông qua bộ thu phát.
• Sau khi bộ thu lõi IP nhận được các gói trên đường vòng lặp, nó sẽ xử lý
• Các gói xen kẽ và truyền chúng trên giao diện truyền dữ liệu người dùng RX. Người cũampThiết kế của tập tin kiểm tra xem các gói nhận và truyền có khớp nhau không.
• Phần cứng cũampthiết kế le bao gồm các PLL bên ngoài. Bạn có thể kiểm tra văn bản rõ ràng files đến view sampmã triển khai một phương pháp khả thi để kết nối các PLL bên ngoài với IP FPGA Interlaken (thế hệ thứ 2).
• Thiết kế phần cứng Interlaken (Thế hệ thứ 2) cũample bao gồm các thành phần sau:
  • IP FPGA Interlaken (thế hệ thứ 2)
  • Trình tạo gói và Trình kiểm tra gói
  • JTAG bộ điều khiển giao tiếp với Bảng điều khiển hệ thống. Bạn giao tiếp với logic máy khách thông qua Bảng điều khiển hệ thống.

Hình 4. Thiết kế phần cứng Interlaken (thế hệ thứ 2) Example Sơ đồ Khối Cấp cao cho các Biến thể Chế độ NRZ của ô xếp điện tử

Thiết kế phần cứng Interlaken (Thế hệ thứ 2) cũampTập tin nhắm mục tiêu các biến thể chế độ PAM4 của ô xếp điện tử yêu cầu đồng hồ bổ sung mac_clkin mà IO PLL tạo ra. PLL này phải sử dụng cùng một đồng hồ tham chiếu điều khiển pll_ref_clk.
Hình 5. Thiết kế phần cứng Interlaken (thế hệ thứ 2) Example Sơ đồ khối cấp cao cho các biến thể chế độ PAM4 của ô xếp điện tử

Đối với các biến thể chế độ PAM4 của E-tile, khi bạn bật Bảo lưu các kênh thu phát không được sử dụng cho tham số PAM4, một cổng đồng hồ tham chiếu bổ sung sẽ được thêm vào (pll_ref_clk [1]). Cổng này phải được điều khiển ở cùng tần số như được xác định trong trình chỉnh sửa tham số IP (Tần số xung nhịp tham chiếu cho các kênh được bảo toàn). Tùy chọn Giữ lại các kênh thu phát không được sử dụng cho PAM4. Chân và các ràng buộc liên quan được gán cho đồng hồ này hiển thị trong QSF khi bạn chọn bộ công cụ phát triển Intel Stratix® 10 hoặc Intel Agilex 7 để tạo thiết kế.
Ghi chú: Đối với thiết kế cũamptrong mô phỏng, testbench luôn xác định cùng tần số cho pll_ref_clk[0] và pll_ref_clk[1].
Thông tin liên quan
Hướng dẫn sử dụng Bộ công cụ phát triển SoC thu phát Intel Agilex 7 F-Series

Tạo thiết kế
Hình 6. Thủ tục

Thực hiện theo các bước sau để tạo ex phần cứngample thiết kế và testbench:

1. Trong phần mềm Intel Quartus Prime Pro Edition, bấm File ➤ New Project Wizard để tạo một dự án Intel Quartus Prime mới, hoặc nhấp vào File ➤ Mở Project để mở một dự án Intel Quartus Prime hiện có. Trình hướng dẫn sẽ nhắc bạn chỉ định một thiết bị.
2. Chỉ định dòng thiết bị Intel Agilex 7 và chọn thiết bị cho thiết kế của bạn.
3. Trong Danh mục IP, định vị và bấm đúp vào Interlaken (2nd Generation) Intel FPGA IP. Cửa sổ Biến thể IP Mới xuất hiện.
4. Chỉ định tên cấp cao nhất cho biến thể IP tùy chỉnh của bạn. Trình chỉnh sửa tham số lưu các cài đặt biến thể IP trong một file đặt tên .ip.
5. Bấm OK. Trình chỉnh sửa thông số xuất hiện.
   Hình 7. Example Design Tab trong Trình chỉnh sửa thông số IP Intel FPGA Interlaken (thế hệ thứ 2)
6. Trên tab IP, chỉ định các tham số cho biến thể lõi IP của bạn.
7. Trên tab Thích ứng PMA, chỉ định các tham số thích ứng PMA nếu bạn định sử dụng thích ứng PMA cho các biến thể thiết bị E-tile của mình. Bước này là tùy chọn:
   • Chọn Bật tùy chọn IP mềm tải thích ứng.
   • Ghi chú: Bạn phải bật tùy chọn Bật điểm cuối chính gỡ lỗi PHY gốc (NPDME) trên tab IP khi bật tùy chọn thích ứng PMA.
   • Chọn cài đặt trước thích ứng PMA cho thông số Chọn thích ứng PMA.
   • Nhấp vào Tải trước thích ứng PMA để tải các tham số thích ứng ban đầu và liên tục.
   • Chỉ định số lượng cấu hình PMA sẽ hỗ trợ khi bật nhiều cấu hình PMA bằng cách sử dụng tham số Number of PMA.
   • Chọn cấu hình PMA nào sẽ tải hoặc lưu trữ bằng cách sử dụng Chọn cấu hình PMA để tải hoặc lưu trữ.
   • Nhấp vào Tải thích ứng từ cấu hình PMA đã chọn để tải cài đặt cấu hình PMA đã chọn.
   • Để biết thêm thông tin về các thông số thích ứng PMA, hãy tham khảo E-tile
     Hướng dẫn sử dụng bộ thu phát PHY.
8. Trên Example tab Design, chọn tùy chọn Simulation để tạo testbench và chọn tùy chọn Synthesis để tạo phần cứng exampthiết kế le.
   • Ghi chú: Bạn phải chọn ít nhất một trong các tùy chọn Mô phỏng hoặc Tổng hợp để tạo ra Example thiết kế Files.
9. Đối với Định dạng HDL được tạo, chọn Verilog hoặc VHDL.
10. Đối với Bộ công cụ phát triển mục tiêu, hãy chọn tùy chọn thích hợp.
    • Ghi chú: Tùy chọn Bộ công cụ phát triển SoC thu phát Intel Agilex 7 F-Series chỉ khả dụng khi dự án của bạn chỉ định tên thiết bị Intel Agilex 7 bắt đầu bằng AGFA012 hoặc AGFA014. Khi bạn chọn tùy chọn Bộ công cụ phát triển, việc gán pin được đặt theo số bộ phận của thiết bị Bộ công cụ phát triển Intel Agilex 7 AGFB014R24A2E2V và có thể khác với thiết bị bạn đã chọn. Nếu bạn định kiểm tra thiết kế trên phần cứng trên một PCB khác, hãy chọn tùy chọn Không có và thực hiện các phép gán chân thích hợp trong .qsf file.
11. Nhấp vào Tạo Exampthiết kế. Chọn Exampcửa sổ le Design Directory xuất hiện.
12. Nếu bạn muốn sửa đổi thiết kế cũampđường dẫn hoặc tên thư mục từ giá trị mặc định được hiển thị (uflex_ilk_0_example_design), duyệt đến đường dẫn mới và nhập thiết kế mới cũamptên thư mục le.
13. Nhấp vào OK.

Thông tin liên quan

• Hướng dẫn sử dụng Bộ công cụ phát triển SoC thu phát Intel Agilex 7 F-Series
• Hướng dẫn sử dụng bộ thu phát E-tile PHY

Mô phỏng thiết kế Examptập tin Testbench
Tham khảo Thiết kế phần cứng Interlaken (2nd Generation) Example Khối Cấp Cao cho Các Biến thể Chế độ NRZ của ô xếp điện tử và Thiết kế Phần cứng Interlaken (Thế hệ 2) Ví dụample Khối cấp cao cho sơ đồ khối Biến thể chế độ PAM4 của ô xếp điện tử của bàn kiểm tra mô phỏng.
Hình 8. Thủ tục

Làm theo các bước sau để mô phỏng testbench:

1. Tại dấu nhắc lệnh, thay đổi thư mục mô phỏng testbench. thư mục làample_installation_dir>/example_design/testbench cho các thiết bị Intel Agilex 7.
2. Chạy tập lệnh mô phỏng cho trình mô phỏng được hỗ trợ mà bạn chọn. Tập lệnh biên dịch và chạy testbench trong trình mô phỏng. Tập lệnh của bạn nên kiểm tra xem số SOP và EOP có khớp nhau không sau khi mô phỏng hoàn tất. Tham khảo bảng Các bước để Chạy Mô phỏng.

Bảng 4. Các bước chạy mô phỏng

Trình mô phỏng	Hướng dẫn
ModelSim SE hoặc QuestaSim	Trong dòng lệnh, gõ -do vlog_pro.do Nếu bạn muốn mô phỏng mà không hiển thị GUI ModelSim, hãy nhập vsim -c -do vlog_pro.do
VCS	Trong dòng lệnh, nhập sh vcstest.sh
Xcelium	Trong dòng lệnh, gõ sh xcelium.sh

Phân tích kết quả. Một mô phỏng thành công sẽ gửi và nhận các gói và hiển thị “Kiểm tra ĐÃ ĐẠT”.
Testbench cho thiết kế cũample hoàn thành các nhiệm vụ sau:

• Khởi tạo IP Intel FPGA Interlaken (thế hệ thứ 2).
• In trạng thái PHY.
• Kiểm tra đồng bộ hóa siêu khung (SYNC_LOCK) và ranh giới từ (khối) (WORD_LOCK).
• Chờ các làn đường riêng lẻ được khóa và căn chỉnh.
• Bắt đầu truyền gói tin.
• Kiểm tra thống kê gói tin:
  • lỗi CRC24
  • SOP
  • EOP

Các s sau đâyampđầu ra le minh họa quá trình chạy thử mô phỏng thành công ở chế độ Interlaken:

Ghi chú: Thiết kế cũ của Interlakenample testbench mô phỏng gửi 100 gói và nhận 100 gói. Các nội dung sauampđầu ra le minh họa quá trình chạy thử mô phỏng thành công ở chế độ Nhìn sang một bên của Interlaken:

Ghi chú: Số lượng gói (SOP và EOP) khác nhau trên mỗi làn trong thiết kế Interlaken Lookaside cũample mô phỏng sample đầu ra.
Thông tin liên quan
Thiết kế phần cứng cũample Các thành phần ở trang 6

Biên dịch và cấu hình Design Examptập tin trong Phần cứng
Hình 9. Thủ tục

Để biên dịch và chạy thử nghiệm trình diễn trên phần cứng cũample thiết kế, hãy làm theo các bước sau:

1. Đảm bảo phần cứng cũampthế hệ thiết kế le đã hoàn thành.
2. Trong phần mềm Intel Quartus Prime Pro Edition, mở dự án Intel Quartus Primeample_installation_dir>/example_design/quartus/ ví dụample_design.qpf>.
3. Trên menu Xử lý, bấm Bắt đầu Biên dịch.
4. Sau khi biên dịch thành công, một .sof file có sẵn trong thư mục được chỉ định của bạn. Thực hiện theo các bước sau để lập trình phần cứng cũamptập tin thiết kế trên thiết bị Intel Agilex 7:
   • Một. Kết nối Bộ công cụ phát triển SoC thu phát Intel Agilex 7 F-Series với máy tính chủ.
   • b. Khởi chạy ứng dụng Điều khiển đồng hồ, đây là một phần của bộ công cụ phát triển và đặt tần số mới cho thiết kế cũample. Dưới đây là cài đặt tần số trong ứng dụng Clock Control:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Đặt giá trị pll_ref_clk(1) theo yêu cầu thiết kế của bạn.
   • c. Trên menu Công cụ, nhấp vào Lập trình viên.
   • d. Trong Lập trình viên, nhấp vào Thiết lập phần cứng.
   • đ. Chọn một thiết bị lập trình.
   • f. Chọn và thêm Bộ công cụ phát triển SoC thu phát Intel Agilex 7 F-Series mà phiên Intel Quartus Prime của bạn có thể kết nối.
   • g. Đảm bảo rằng Chế độ được đặt thành JTAG.
   • h. Chọn thiết bị Intel Agilex 7 và nhấp vào Thêm thiết bị. Lập trình viên hiển thị sơ đồ khối kết nối giữa các thiết bị trên bo mạch của bạn.
   • tôi. Trong hàng có .sof của bạn, hãy chọn hộp cho .sof.
   • j. Chọn hộp trong cột Chương trình/Cấu hình.
   • k. Nhấp vào Bắt đầu.

Thông tin liên quan

• Lập trình cho thiết bị Intel FPGA ở trang 0
• Phân tích và gỡ lỗi thiết kế với Bảng điều khiển hệ thống
• Hướng dẫn sử dụng Bộ công cụ phát triển SoC thu phát Intel Agilex 7 F-Series

Thử nghiệm thiết kế phần cứng Example
Sau khi bạn biên dịch thiết kế lõi IP Intel FPGA Interlaken (thế hệ 2) cũample và định cấu hình thiết bị của mình, bạn có thể sử dụng Bảng điều khiển hệ thống để lập trình lõi IP và các thanh ghi lõi PHY IP gốc được nhúng của nó.

Thực hiện theo các bước sau để hiển thị Bảng điều khiển hệ thống và kiểm tra thiết kế phần cứng cũamplê:

1. Trong phần mềm Intel Quartus Prime Pro Edition, trên menu Công cụ, nhấp vào Công cụ gỡ lỗi hệ thống ➤ Bảng điều khiển hệ thống.
2. thay đổi thànhample_installation_dir>exampthư mục le_design/hwtest.
3. Để mở kết nối với JTAG master gõ lệnh sau: source sysconsole_testbench.tcl
4. Bạn có thể bật chế độ lặp lại nối tiếp bên trong với thiết kế cũample lệnh:
   • một. stat: In thông tin trạng thái chung.
   • b. sys_reset: Đặt lại hệ thống.
   • c. loop_on: Bật loopback nối tiếp nội bộ.
   • đ. run_example_design: Chạy thiết kế cũamplà.
   • Ghi chú: Bạn phải chạy lệnh loop_on trước run_examplệnh le_design. run_example_design chạy các lệnh sau theo trình tự: sys_reset->stat->gen_on->stat->gen_off.
   • Ghi chú: Khi bạn chọn tùy chọn Bật IP mềm tải thích ứng, run_examplệnh le_design thực hiện hiệu chuẩn thích ứng ban đầu ở phía RX bằng cách chạy lệnh run_load_PMA_configuration.
5. Bạn có thể tắt chế độ loopback nối tiếp bên trong với thiết kế cũampcâu lệnh:
   • một. loop_off: Tắt loopback nối tiếp nội bộ.
6. Bạn có thể lập trình lõi IP với thiết kế bổ sung sauample lệnh:
   • một. gen_on: Kích hoạt trình tạo gói tin.
   • b. gen_off: Tắt trình tạo gói.
   • c. run_test_loop: Chạy thử nghiệm cho lần đối với các biến thể E-tile NRZ và PAM4.
   • đ. clear_err: Xóa tất cả các bit dính lỗi.
   • đ. set_test_mode : Thiết lập thử nghiệm để chạy trong một chế độ cụ thể.
   • f. get_test_mode: In chế độ kiểm tra hiện tại.
   • g. set_burst_size : Đặt kích thước cụm theo byte.
   • h. get_burst_size: In thông tin kích thước cụm.

Kiểm tra thành công in thông báo HW_TEST:PASS. Dưới đây là tiêu chí vượt qua để chạy thử:

• Không có lỗi cho CRC32, CRC24 và trình kiểm tra.
• Các SOP và EOP được truyền phải khớp với các SOP nhận được.

Các s sau đâyampđầu ra le minh họa quá trình chạy thử thành công ở chế độ Interlaken:

Kiểm tra thành công in thông báo HW_TEST : PASS. Dưới đây là tiêu chí vượt qua để chạy thử:

• Không có lỗi cho CRC32, CRC24 và trình kiểm tra.
• Các SOP và EOP được truyền phải khớp với các SOP nhận được.

Các s sau đâyampđầu ra le minh họa quá trình chạy thử thành công ở chế độ Interlaken Lookaside:

Thiết kế Example Mô tả

thiết kế cũamptập tin thể hiện các chức năng của lõi IP Interlaken.

Thông tin liên quan
Hướng dẫn sử dụng IP FPGA Interlaken (thế hệ 2)

Thiết kế Examphành vi
Để kiểm tra thiết kế trong phần cứng, hãy nhập các lệnh sau trong Bảng điều khiển hệ thống::

1. Nguồn thiết lập file:
   • % nguồnample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Chạy thử nghiệm:
   • % run_example_design
3. Thiết kế phần cứng Interlaken (Thế hệ thứ 2) cũample hoàn thành các bước sau:
   • một. Đặt lại IP Interlaken (Thế hệ thứ 2).
   • b. Định cấu hình IP Interlaken (Thế hệ thứ 2) ở chế độ loopback nội bộ.
   • c. Gửi một luồng gói Interlaken với dữ liệu được xác định trước trong tải trọng tới giao diện truyền dữ liệu người dùng TX của lõi IP.
   • d. Kiểm tra các gói đã nhận và báo cáo trạng thái. Trình kiểm tra gói được bao gồm trong thiết kế phần cứng cũample cung cấp các khả năng kiểm tra gói cơ bản sau:
     • Kiểm tra xem chuỗi gói được truyền có đúng không.
     • Kiểm tra xem dữ liệu nhận được có khớp với các giá trị mong đợi hay không bằng cách đảm bảo cả số lượng bắt đầu gói (SOP) và kết thúc gói (EOP) đều thẳng hàng trong khi dữ liệu được truyền và nhận.

Tín hiệu giao diện
Bảng 5. Thiết kế Example Tín hiệu giao diện

Tên cổng	Phương hướng	Chiều rộng (Bit)	Sự miêu tả
mgmt_clk	Đầu vào	1	Đầu vào đồng hồ hệ thống. Tần số đồng hồ phải là 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Đầu vào	1/2	Đồng hồ tham chiếu thu phát. Ổ đĩa CD RX PLL.
tiếp tục…

Tên cổng	Phương hướng	Chiều rộng (Bit)	Sự miêu tả
			pll_ref_clk[1] chỉ khả dụng khi bạn bật bảo quản chưa sử dụng Ghi chú: kênh thu phát cho PAM4 tham số trong các biến thể IP của chế độ E-tile PAM4.
rx_pin	Đầu vào	Số làn đường	Chân dữ liệu SERDES của máy thu.
tx_pin	Đầu ra	Số làn đường	Truyền pin dữ liệu SERDES.
rx_pin_n	Đầu vào	Số làn đường	Chân dữ liệu SERDES của máy thu. Tín hiệu này chỉ khả dụng trong các biến thể của thiết bị chế độ E-tile PAM4.
tx_pin_n	Đầu ra	Số làn đường	Truyền pin dữ liệu SERDES. Tín hiệu này chỉ khả dụng trong các biến thể của thiết bị chế độ E-tile PAM4.
mac_clk_pll_ref	Đầu vào	1	Tín hiệu này phải được điều khiển bởi PLL và phải sử dụng cùng một nguồn đồng hồ điều khiển pll_ref_clk. Tín hiệu này chỉ khả dụng trong các biến thể của thiết bị chế độ E-tile PAM4.
usr_pb_reset_n	Đầu vào	1	Thiết lập lại hệ thống.

Thông tin liên quan
Tín hiệu giao diện

Đăng ký bản đồ
Ghi chú: • Thiết kế cũampđịa chỉ thanh ghi le bắt đầu bằng 0x20** trong khi địa chỉ thanh ghi lõi IP Interlaken bắt đầu bằng 0x10**.

• Mã truy cập: RO — Chỉ đọc và RW — Đọc / Ghi.
• Bảng điều khiển hệ thống đọc thiết kế cũample đăng ký và báo cáo trạng thái kiểm tra trên màn hình.

Bảng 6. Thiết kế Example Đăng ký bản đồ cho Interlaken Design Example

Bù lại	Tên	Truy cập	Sự miêu tả
8'h00	Kín đáo
8'h01	Kín đáo
8'h02	Đặt lại PLL hệ thống	RO	Các bit sau chỉ ra yêu cầu đặt lại PLL của hệ thống và giá trị cho phép: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Làn đường RX được căn chỉnh	RO	Cho biết căn chỉnh làn đường RX.
8'h04	WORD bị khóa	RO	[NUM_LANES – 1: 0] - Nhận dạng ranh giới từ (khối).
tiếp tục…

Khi bạn bật Bảo toàn các kênh thu phát không được sử dụng cho tham số PAM4, một cổng đồng hồ tham chiếu bổ sung sẽ được thêm vào để bảo toàn kênh phụ PAM4 không được sử dụng.

Bù lại	Tên	Truy cập	Sự miêu tả
8'h05	Đã khóa đồng bộ hóa	RO	[NUM_LANES–1:0] – Đồng bộ hóa siêu khung.
8'h06 - 8'h09	Số lỗi CRC32	RO	Cho biết số lỗi CRC32.
8'h0A	Số lỗi CRC24	RO	Cho biết số lỗi CRC24.
8'h0B	Tín hiệu tràn / tràn	RO	Các bit sau chỉ ra: • Bit [3] – Tín hiệu tràn TX • Bit [2] – Tín hiệu tràn TX • Bit [1] – Tín hiệu tràn RX
8'h0C	Số lượng SOP	RO	Cho biết số lượng SOP.
8'h0D	Số lượng EOP	RO	Cho biết số lượng EOP
8'h0E	Số lỗi	RO	Cho biết số lỗi sau: • Mất căn chỉnh làn đường • Từ điều khiển bất hợp pháp • Mẫu khung bất hợp pháp • Thiếu chỉ báo SOP hoặc EOP
8'h0F	gửi_data_mm_clk	RW	Ghi 1 vào bit [0] để bật tín hiệu máy phát.
8'h10	lỗi trình kiểm tra		Cho biết lỗi của người kiểm tra. (Lỗi dữ liệu SOP, lỗi số kênh và lỗi dữ liệu PLD)
8'h11	Hệ thống khóa PLL	RO	Bit [0] chỉ báo khóa PLL.
8'h14	số lượng TX SOP	RO	Cho biết số lượng SOP được tạo bởi trình tạo gói.
8'h15	số lượng TX EOP	RO	Cho biết số lượng EOP được tạo bởi trình tạo gói.
8'h16	gói liên tục	RW	Ghi 1 vào bit [0] để kích hoạt gói liên tục.
8'h39	Số lỗi ECC	RO	Cho biết số lỗi ECC.
8'h40	Số lượng lỗi đã sửa ECC	RO	Cho biết số lỗi ECC đã sửa.

Thiết kế Example Đăng ký bản đồ cho Interlaken Look-aside Design Example
Sử dụng bản đồ đăng ký này khi bạn tạo thiết kế cũamptập tin đã bật tham số chế độ Enable Interlaken Look-aside.

Bù lại	Tên	Truy cập	Sự miêu tả
8'h00	Kín đáo
8'h01	Thiết lập lại bộ đếm	RO	Ghi 1 vào bit [0] để xóa bit của bộ đếm TX và RX bằng nhau.
8'h02	Đặt lại PLL hệ thống	RO	Các bit sau chỉ ra yêu cầu đặt lại PLL của hệ thống và giá trị cho phép: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Làn đường RX được căn chỉnh	RO	Cho biết căn chỉnh làn đường RX.
8'h04	WORD bị khóa	RO	[NUM_LANES – 1: 0] - Nhận dạng ranh giới từ (khối).
8'h05	Đã khóa đồng bộ hóa	RO	[NUM_LANES–1:0] – Đồng bộ hóa siêu khung.
8'h06 - 8'h09	Số lỗi CRC32	RO	Cho biết số lỗi CRC32.
8'h0A	Số lỗi CRC24	RO	Cho biết số lỗi CRC24.
tiếp tục…

Bù lại	Tên	Truy cập	Sự miêu tả
8'h0B	Kín đáo
8'h0C	Số lượng SOP	RO	Cho biết số lượng SOP.
8'h0D	Số lượng EOP	RO	Cho biết số lượng EOP
8'h0E	Số lỗi	RO	Cho biết số lỗi sau: • Mất căn chỉnh làn đường • Từ điều khiển bất hợp pháp • Mẫu khung bất hợp pháp • Thiếu chỉ báo SOP hoặc EOP
8'h0F	gửi_data_mm_clk	RW	Ghi 1 vào bit [0] để bật tín hiệu máy phát.
8'h10	lỗi trình kiểm tra	RO	Cho biết lỗi của người kiểm tra. (Lỗi dữ liệu SOP, lỗi số kênh và lỗi dữ liệu PLD)
8'h11	Hệ thống khóa PLL	RO	Bit [0] chỉ báo khóa PLL.
8'h13	đếm độ trễ	RO	Cho biết số lượng độ trễ.
8'h14	số lượng TX SOP	RO	Cho biết số lượng SOP được tạo bởi trình tạo gói.
8'h15	số lượng TX EOP	RO	Cho biết số lượng EOP được tạo bởi trình tạo gói.
8'h16	gói liên tục	RO	Ghi 1 vào bit [0] để kích hoạt gói liên tục.
8'h17	Bộ đếm TX và RX bằng nhau	RW	Cho biết bộ đếm TX và RX bằng nhau.
8'h23	Bật độ trễ	WO	Ghi 1 vào bit [0] để kích hoạt phép đo độ trễ.
8'h24	độ trễ đã sẵn sàng	RO	Cho biết phép đo độ trễ đã sẵn sàng.

Interlaken (Thế hệ thứ 2) Intel Agilex 7 FPGA IP Design Example Hướng dẫn sử dụng Lưu trữ

• Để biết các phiên bản mới nhất và trước đây của hướng dẫn sử dụng này, hãy tham khảo Interlaken (thứ 2
• Thế hệ) Intel Agilex 7 FPGA IP Design Example Hướng dẫn Sử dụng Phiên bản HTML. Chọn phiên bản và nhấp vào Tải xuống. Nếu IP hoặc phiên bản phần mềm không được liệt kê, hướng dẫn sử dụng cho phiên bản phần mềm hoặc IP trước đó sẽ được áp dụng.
• Phiên bản IP giống với phiên bản phần mềm Intel Quartus Prime Design Suite cho đến phiên bản 19.1. Từ phần mềm Intel Quartus Prime Design Suite phiên bản 19.2 trở lên, lõi IP có sơ đồ lập phiên bản IP mới.

Lịch sử sửa đổi tài liệu cho Interlaken (thế hệ thứ 2) Intel Agilex 7 FPGA IP Design Example Hướng dẫn sử dụng

Phiên bản tài liệu	Phiên bản Intel Quartus Prime	Phiên bản IP	Thay đổi
2023.06.26	23.2	21.1.1	• Thêm hỗ trợ VHDL cho mô hình tổng hợp và mô phỏng. • Đã cập nhật tên dòng sản phẩm thành “Intel Agilex 7”.
2022.08.03	21.3	20.0.1	Đã sửa lỗi OPN của thiết bị cho Bộ công cụ phát triển SoC thu phát sê-ri Agilex F của Intel.
2021.10.04	21.3	20.0.1	• Đã thêm hỗ trợ cho trình mô phỏng QuestaSim. • Đã loại bỏ hỗ trợ cho trình mô phỏng NCSim.
2021.02.24	20.4	20.0.1	• Đã thêm thông tin về việc bảo toàn kênh thu phát chưa sử dụng cho PAM4 trong phần: Thiết kế phần cứng cũample Thành phần. • Đã thêm mô tả tín hiệu pll_ref_clk[1] trong phần: Tín hiệu giao diện.
2020.12.14	20.4	20.0.0	• Đã cập nhậtamptập tin đầu ra kiểm tra phần cứng cho chế độ Interlaken và chế độ Interlaken Look-aside trong phần Thử nghiệm thiết kế phần cứng Example. • Đã cập nhật bản đồ đăng ký cho thiết kế Interlaken Look-aside cũamptập tin trong phần Đăng ký bản đồ. • Đã thêm tiêu chí đạt để chạy thử phần cứng thành công trong phần Thử nghiệm thiết kế phần cứng Example.
2020.10.16	20.2	19.3.0	Đã sửa lệnh để chạy hiệu chỉnh thích ứng ban đầu ở phía RX trong Thử nghiệm thiết kế phần cứng Example phần.
2020.06.22	20.2	19.3.0	• Thiết kế cũampTập tin có sẵn cho chế độ Interlaken Look-aside. • Kiểm tra phần cứng của thiết kế cũamptập tin có sẵn cho các biến thể thiết bị Intel Agilex. • Thêm Hình: Sơ đồ khối cấp cao cho thiết kế Interlaken (thế hệ 2) Example. • Đã cập nhật các phần sau: —   Yêu cầu về phần cứng và phần mềm —   Cấu trúc thư mục • Sửa đổi các số liệu sau để bao gồm bản cập nhật liên quan đến Interlaken Look-side: —   Hình: Thiết kế phần cứng Interlaken (thế hệ thứ 2) Example Sơ đồ khối cấp cao cho các biến thể chế độ NRZ của ô E —   Hình: Thiết kế phần cứng Interlaken (thế hệ thứ 2) Example Sơ đồ khối cấp cao cho các biến thể chế độ PAM4 của ô xếp điện tử • Đã cập nhật Hình: Trình chỉnh sửa thông số IP.
tiếp tục…

Phiên bản tài liệu	Phiên bản Intel Quartus Prime	Phiên bản IP	Thay đổi
			• Đã thêm thông tin về cài đặt tần số trong ứng dụng điều khiển đồng hồ trong phần Biên dịch và cấu hình Design Examptập tin trong Phần cứng. • Đã thêm kết quả chạy thử nghiệm cho Interlaken Look-side trong các phần sau: —   Mô phỏng thiết kế Examptập tin Testbench —   Thử nghiệm thiết kế phần cứng Example • Đã thêm các tín hiệu mới sau đây vào Tín hiệu giao diện phần: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Đã thêm bản đồ đăng ký cho thiết kế Interlaken Look-aside cũample vào phần: Đăng ký bản đồ.
2019.09.30	19.3	19.2.1	Đã xóa clk100. mgmt_clk đóng vai trò là đồng hồ tham chiếu cho IO PLL sau: •    Hình: Thiết kế phần cứng Interlaken (thế hệ thứ 2) Example Sơ đồ Khối Cấp cao cho các Biến thể Chế độ NRZ của ô xếp điện tử. •    Hình: Thiết kế phần cứng Interlaken (thế hệ thứ 2) Example Sơ đồ khối cấp cao cho các biến thể chế độ PAM4 của ô xếp điện tử.
2019.07.01	19.2	19.2	Phiên bản phát hành đầu tiên.

Interlaken (Thế hệ thứ 2) Intel Agilex® 7 FPGA IP Design Example Hướng dẫn sử dụng

Tài liệu / Tài nguyên

Intel Interlaken Thiết kế IP Agilex 2 FPGA thế hệ thứ 7 Example [tập tin pdf] Hướng dẫn sử dụng Interlaken Thiết kế IP Agilex 2 FPGA thế hệ thứ 7 Example, Interlaken, Thiết kế IP Agilex 2 FPGA thế hệ thứ 7 Examptập tin FPGA IP Design Example, Thiết kế IP ExampLê, Design Example

Tài liệu tham khảo

• Hướng dẫn sử dụng