Intel Interlaken 2-га пакалення Agilex 7 FPGA IP Design Example

Інфармацыя аб прадукце

IP-ядро FPGA Interlaken (2-га пакалення) з'яўляецца асаблівасцю Intel Agilex 7 FPGA. Ён забяспечвае тэставы стэнд для мадэлявання і дызайн апаратнага забеспячэнняampфайл, які падтрымлівае кампіляцыю і тэсціраванне абсталявання. Дызайн эксample таксама даступны для функцыі Інтэрлакенскі погляд у бок. Ядро IP падтрымлівае рэжымы NRZ і PAM4 для прылад E-tile і стварае дызайн эксampдля ўсіх падтрымоўваных камбінацый колькасці палос і хуткасцей перадачы дадзеных.

Патрабаванні да апаратнага і праграмнага забеспячэння
Дызайн ядра IP Interlaken (2-га пакалення), напрыкладample патрабуецца камплект для распрацоўкі прыёмаперадатчыка Intel Agilex 7 F-Series-SoC. Калі ласка, звярніцеся да Кіраўніцтва карыстальніка камплекта распрацоўшчыка для атрымання дадатковай інфармацыі.

Структура каталога
Згенераваны Interlaken (2nd Generation) example design уключае наступныя каталогі:

• example_design: Змяшчае асноўнае files для дызайну прampле.
• ilk_uflex: Змяшчае fileзвязаныя з інтэрлакенскай опцыяй рэжыму "Погляд у бок".
• ila_uflex: Змяшчае fileзвязаныя з опцыяй рэжыму Інтэрлакенскі погляд у бок (генеруецца толькі пры выбары).

Інструкцыя па ўжыванні прадукту

Каб выкарыстоўваць дызайн ядра FPGA IP Interlaken (2-га пакалення), напрample, выканайце наступныя дзеянні:

1. Пераканайцеся, што ў вас ёсць камплект распрацоўкі прыёмаперадатчыка Intel Agilex 7 F-Series-SoC.
2. Складзіце дызайн напрample з дапамогай трэнажора.
3. Выканайце функцыянальнае мадэляванне для праверкі канструкцыі.
4. Стварыце дызайн напрample з дапамогай рэдактара параметраў.
5. Складзіце дызайн напрample з дапамогай Quartus Prime.
6. Выканайце тэсціраванне апаратнага забеспячэння для праверкі канструкцыі.

Заўвага: Параметр Interlaken Look Aside Mode даступны для выбару ў рэдактары параметраў IP. Калі выбрана, дадатковыя files будзе згенераваны ў каталогу «ila_uflex».

Кароткае кіраўніцтва

• IP-ядро FPGA Interlaken (2-га пакалення) забяспечвае тэставы стэнд для мадэлявання і дызайн апаратнага забеспячэння.ampфайл, які падтрымлівае кампіляцыю і тэсціраванне абсталявання.
• Калі вы ствараеце дызайн example, рэдактар ​​параметраў аўтаматычна стварае fileНеабходна для мадэлявання, кампіляцыі і тэсціравання дызайну ў апаратным забеспячэнні.
• Дызайн эксample таксама даступны для функцыі агляду ў Інтэрлакене.
• Выпрабавальны стэнд і дызайн напрample падтрымлівае рэжым NRZ і PAM4 для прылад E-tile.
• IP-ядро FPGA Interlaken (2-е пакаленне) стварае дызайн напрampдля ўсіх падтрымоўваных камбінацый колькасці палос і хуткасцей перадачы дадзеных.

Малюнак 1. Этапы распрацоўкі дызайну Example

Дызайн ядра IP Interlaken (2-га пакалення), напрыкладample падтрымлівае наступныя функцыі:

• Рэжым унутранага паслядоўнага замыкання TX на RX
• Аўтаматычна стварае пакеты фіксаванага памеру
• Асноўныя магчымасці праверкі пакетаў
• Магчымасць выкарыстання сістэмнай кансолі для скіду дызайну з мэтай паўторнага тэставання
• Адаптацыя PMA

Карпарацыя Intel. Усе правы ахоўваюцца. Intel, лагатып Intel і іншыя знакі Intel з'яўляюцца гандлёвымі маркамі карпарацыі Intel або яе даччыных кампаній. Intel гарантуе прадукцыйнасць сваёй FPGA і паўправадніковай прадукцыі ў адпаведнасці з бягучымі спецыфікацыямі ў адпаведнасці са стандартнай гарантыяй Intel, але пакідае за сабой права ўносіць змены ў любыя прадукты і паслугі ў любы час без папярэдняга паведамлення. Intel не нясе ніякай адказнасці або абавязацельстваў, якія вынікаюць з прымянення або выкарыстання любой інфармацыі, прадукту або паслугі, апісаных тут, за выключэннем выпадкаў, прама ўзгодненых Intel у пісьмовай форме. Кліентам Intel рэкамендуецца атрымаць апошнюю версію спецыфікацый прылады, перш чым спадзявацца на любую апублікаваную інфармацыю і перад размяшчэннем заказаў на прадукты ці паслугі. *Іншыя назвы і брэнды могуць быць заяўлены як уласнасць іншых.

Малюнак 2. Блок-схема высокага ўзроўню для Interlaken (2-е пакаленне) Design Example

Звязаная інфармацыя

• Інтэрлакен (2-е пакаленне) FPGA IP Кіраўніцтва карыстальніка
• Interlaken (2-е пакаленне) Intel FPGA IP Заўвагі да выпуску

Апаратнае і праграмнае забеспячэнне

Патрабаванні да апаратнага і праграмнага забеспячэння
Для праверкі эксampдызайну, выкарыстоўвайце наступнае абсталяванне і праграмнае забеспячэнне:

• Праграмнае забеспячэнне Intel® Quartus® Prime Pro Edition
• Сістэмная кансоль
• Падтрымліваюцца сімулятары:
  • Siemens* EDA ModelSim* SE або QuestaSim*
  • Сінопсіс* VCS*
  • Cadence* Xcelium*
• Камплект для распрацоўкі трансівера-SoC Intel Agilex® 7 F-Series (AGFB014R24A2E2V)

Звязаная інфармацыя
Кіраўніцтва карыстальніка камплекта для распрацоўкі прыёмаперадатчыка Intel Agilex 7 F-Series-SoC
Структура каталога
Дызайн ядра IP Interlaken (2-га пакалення), напрыкладample file каталогі ўтрымліваюць наступныя згенераваныя files для дызайну прampле.

Малюнак 3. Структура каталога створанага Interlaken (2-е пакаленне) Exampле Дызайн

Канфігурацыя абсталявання, мадэляванне і тэставанне files знаходзяцца ўample_installation_dir>/uflex_ilk_0_example_design.
Табліца 1. Interlaken (2-е пакаленне) IP Core Hardware Design Example File Апісанні Гэтыя fileз знаходзяцца ўample_installation_dir>/uflex_ilk_0_example_design/ прampкаталог le_design/quartus.

File Імёны	Апісанне
example_design.qpf	Праект Intel Quartus Prime file.
example_design.qsf	Налады праекта Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Абмежаванне дызайну Synopsys file. Вы можаце капіяваць і змяняць для ўласнага дызайну.
sysconsole_testbench.tcl	Асноўны file для доступу да сістэмнай кансолі

Табліца 2. Interlaken (2-е пакаленне) IP Core Testbench File Апісанне
гэта file знаходзіцца ўample_installation_dir>/uflex_ilk_0_example_design/ прampкаталог le_design/rtl.

File Імя	Апісанне
топ_тб.св	Тэставы стэнд верхняга ўзроўню file.

Табліца 3. Interlaken (2-е пакаленне) IP Core Testbench Скрыпты
Гэтыя fileз знаходзяцца ўample_installation_dir>/uflex_ilk_0_example_design/ прampкаталог le_design/testbench.

File Імя	Апісанне
vcstest.sh	Скрыпт VCS для запуску тэставага стенда.
vlog_pro.do	Скрыпт ModelSim SE або QuestaSim для запуску тэставага стэнда.
xcelium.sh	Скрыпт Xcelium для запуску тэставага стенда.

Апаратны дызайн Example Кампаненты

• Былыample design злучае сістэму і апорныя тактавыя частоты PLL і неабходныя кампаненты канструкцыі. Былыample design канфігуруе ядро ​​IP у рэжыме ўнутранай замыкання і генеруе пакеты ў інтэрфейсе перадачы дадзеных карыстальніка TX ядра IP. Ядро IP адпраўляе гэтыя пакеты па ўнутраным зваротным шляху праз прыёмаперадатчык.
• Пасля таго, як прыёмнік ядра IP атрымае пакеты па зваротным шляху, ён апрацоўвае
• Interlaken пакеты і перадае іх на карыстальніцкі інтэрфейс перадачы дадзеных RX. Былыample design правярае адпаведнасць атрыманых і перададзеных пакетаў.
• Апаратныя сродкі выклampДызайн уключае знешнія PLL. Вы можаце разгледзець адкрыты тэкст fileз да view sampкод, які рэалізуе адзін з магчымых метадаў падлучэння вонкавых PLL да IP FPGA Interlaken (2-га пакалення).
• Дызайн абсталявання Interlaken (2-е пакаленне), напрыкладample ўключае наступныя кампаненты:
  • Interlaken (2-е пакаленне) FPGA IP
  • Генератар пакетаў і Праверка пакетаў
  • JTAG кантролер, які ўзаемадзейнічае з сістэмнай кансоллю. Вы маеце зносіны з логікай кліента праз сістэмную кансоль.

Малюнак 4. Дызайн абсталявання Interlaken (2-е пакаленне) ExampБлок-схема высокага ўзроўню для варыяцый рэжыму E-tile NRZ

Дызайн абсталявання Interlaken (2-е пакаленне), напрыкладampФайлу, арыентаванаму на варыяцыі рэжыму E-tile PAM4, патрабуецца дадатковы такт mac_clkin, які стварае IO PLL. Гэты PLL павінен выкарыстоўваць той жа апорны такт, які кіруе pll_ref_clk.
Малюнак 5. Дызайн абсталявання Interlaken (2-е пакаленне) ExampБлок-схема высокага ўзроўню для варыяцый рэжыму E-tile PAM4

Для варыяцый рэжыму E-tile PAM4, калі вы ўключаеце параметр «Захоўваць невыкарыстоўваныя каналы прыёмаперадатчыка для PAM4», дадаецца дадатковы порт эталоннага тактавага сігналу (pll_ref_clk [1]). Гэты порт павінен працаваць на той жа частаце, што вызначана ў рэдактары параметраў IP (эталонная тактавая частата для захаваных каналаў). Захоўваць невыкарыстоўваныя каналы прыёмаперадатчыка для PAM4 неабавязкова. Вывад і звязаныя з ім абмежаванні, прызначаныя для гэтага гадзінніка, бачныя ў QSF, калі вы выбіраеце камплект распрацоўкі Intel Stratix® 10 або Intel Agilex 7 для генерацыі дызайну.
Заўвага: Для дызайну напрampу працэсе мадэлявання тэставы стэнд заўсёды вызначае аднолькавую частату для pll_ref_clk[0] і pll_ref_clk[1].
Звязаная інфармацыя
Кіраўніцтва карыстальніка камплекта для распрацоўкі прыёмаперадатчыка Intel Agilex 7 F-Series-SoC

Стварэнне дызайну
Малюнак 6. Працэдура

Выканайце наступныя дзеянні, каб згенераваць апаратны exampдызайн і выпрабавальны стэнд:

1. У праграмным забеспячэнні Intel Quartus Prime Pro Edition націсніце File ➤ Майстар стварэння новага праекта, каб стварыць новы праект Intel Quartus Prime, або націсніце File ➤ Адкрыць праект, каб адкрыць існуючы праект Intel Quartus Prime. Майстар прапануе ўказаць прыладу.
2. Пакажыце сямейства прылад Intel Agilex 7 і абярыце прыладу для вашага дызайну.
3. У каталогу IP знайдзіце і двойчы пстрыкніце Interlaken (2nd Generation) Intel FPGA IP. З'явіцца акно New IP Variant.
4. Укажыце назву верхняга ўзроўню для вашай індывідуальнай варыяцыі IP. Рэдактар ​​параметраў захоўвае налады змены IP у a file названы .ip.
5. Націсніце OK. З'явіцца рэдактар ​​параметраў.
   Малюнак 7. ExampУкладка "Дызайн" у рэдактары IP-параметраў FPGA Intel Interlaken (2-га пакалення).
6. На ўкладцы IP укажыце параметры для вашай варыяцыі ядра IP.
7. На ўкладцы «Адаптацыя PMA» укажыце параметры адаптацыі PMA, калі вы плануеце выкарыстоўваць адаптацыю PMA для варыяцый прылад E-tile. Гэты крок неабавязковы:
   • Выберыце опцыю «Уключыць адаптацыю загрузкі праграмнага IP».
   • Заўвага: Вы павінны ўключыць опцыю Enable Native PHY Debug Master Endpoint (NPDME) на ўкладцы IP, калі ўключана адаптацыя PMA.
   • Выберыце прадусталяваную адаптацыю PMA для адаптацыі PMA Выберыце параметр.
   • Націсніце PMA Adaptation Preload, каб загрузіць пачатковыя і бесперапынныя параметры адаптацыі.
   • Укажыце колькасць канфігурацый PMA, якія трэба падтрымліваць, калі ўключана некалькі канфігурацый PMA, выкарыстоўваючы параметр канфігурацыі Number of PMA.
   • Выберыце канфігурацыю PMA для загрузкі або захавання з дапамогай Выберыце канфігурацыю PMA для загрузкі або захавання.
   • Націсніце Загрузіць адаптацыю з выбранай канфігурацыі PMA, каб загрузіць выбраныя параметры канфігурацыі PMA.
   • Для атрымання дадатковай інфармацыі аб параметрах адаптацыі PMA звярніцеся да электроннай пліткі
     Кіраўніцтва карыстальніка трансівера PHY.
8. На ExampНа ўкладцы «Дызайн» выберыце опцыю «Мадэляванне», каб стварыць тэставы стэнд, і абярыце опцыю «Сінтэз», каб згенераваць апаратнае забеспячэнне.ampдызайн.
   • Заўвага: Вы павінны выбраць хаця б адзін з варыянтаў Simulation або Synthesis для стварэння Exampле Дызайн Files.
9. Для Generated HDL Format выберыце Verilog або VHDL.
10. Для Target Development Kit выберыце адпаведны варыянт.
    • Заўвага: Параметр Intel Agilex 7 F-Series Transiver SoC Development Kit даступны толькі тады, калі ў вашым праекце назва прылады Intel Agilex 7 пачынаецца з AGFA012 або AGFA014. Калі вы выбіраеце опцыю Development Kit, прызначэнне кантактаў усталёўваецца ў адпаведнасці з нумарам прылады Intel Agilex 7 Development Kit AGFB014R24A2E2V і можа адрознівацца ад абранай прылады. Калі вы збіраецеся праверыць дызайн на апаратным забеспячэнні на іншай друкаванай плаце, абярыце опцыю "Няма" і зрабіце адпаведныя прызначэнні кантактаў у .qsf file.
11. Націсніце Generate ExampДызайн. Параметр Select ExampЗ'явіцца акно каталога дызайну.
12. Калі вы хочаце змяніць дызайн example шлях да каталога або імя з адлюстраваных значэнняў па змаўчанні (uflex_ilk_0_example_design), перайдзіце да новага шляху і ўвядзіце новы дызайн напрampімя каталога.
13. Націсніце OK.

Звязаная інфармацыя

• Кіраўніцтва карыстальніка камплекта для распрацоўкі прыёмаперадатчыка Intel Agilex 7 F-Series-SoC
• Кіраўніцтва карыстальніка PHY прыёмаперадатчыка E-tile

Мадэляванне дызайну Example Testbench
Звярніцеся да Interlaken (2nd Generation) Hardware Design Example Блок высокага ўзроўню для варыяцый рэжыму E-tile NRZ і дызайну абсталявання Interlaken (2-е пакаленне) ExampБлок высокага ўзроўню для варыяцый рэжыму E-tile PAM4 Блок-схемы выпрабавальнага стэнда мадэлявання.
Малюнак 8. Працэдура

Выканайце наступныя крокі, каб змадэляваць тэставы стэнд:

1. У камандным радку перайдзіце ў каталог мадэлявання тэставага стенда. Даведнік ёсцьample_installation_dir>/прample_design/ тэставы стэнд для прылад Intel Agilex 7.
2. Запусціце сцэнар мадэлявання для сімулятара, які падтрымліваецца па вашаму выбару. Сцэнар кампілюе і запускае тэставы стэнд у сімулятары. Пасля завяршэння мадэлявання ваш сцэнар павінен праверыць, ці супадаюць паказчыкі SOP і EOP. Звярніцеся да табліцы Крокі для запуску мадэлявання.

Табліца 4. Крокі для запуску мадэлявання

Сімулятар	Інструкцыя
ModelSim SE або QuestaSim	У камандным радку ўвядзіце -do vlog_pro.do Калі вы аддаеце перавагу сімуляваць, не выклікаючы графічны інтэрфейс ModelSim, увядзіце vsim -c -do vlog_pro.do
VCS	У камандным радку ўвядзіце sh vcstest.sh
Xcelium	У камандным радку ўвядзіце sh xcelium.sh

Прааналізуйце вынікі. Паспяховая сімуляцыя адпраўляе і прымае пакеты і адлюстроўвае надпіс «Тэст пройдзены».
Тэставы стэнд для распрацоўкі напрample выконвае наступныя задачы:

• Стварае IP Interlaken (2-га пакалення) Intel FPGA.
• Друкуе статус PHY.
• Правярае сінхранізацыю метафрейма (SYNC_LOCK) і межы слоў (блокаў) (WORD_LOCK).
• Чакае, пакуль асобныя палосы будуць заблакіраваны і выраўнаваны.
• Пачынае перадачу пакетаў.
• Правярае статыстыку пакетаў:
  • CRC24 памылкі
  • SOP
  • EOP

Наступныя сampLe выхад ілюструе паспяховы тэст мадэлявання ў рэжыме Interlaken:

Заўвага: Дызайн Interlaken example simulation testbench адпраўляе 100 пакетаў і прымае 100 пакетаў. Наступныя сampВывад iлюструе паспяховы тэст мадэлявання ў рэжыме агляду Інтэрлакена:

Заўвага: Колькасць пакетаў (SOP і EOP) адрозніваецца для кожнай паласы ў дызайне Interlaken Lookaside, напрыкладample simulation sample выхад.
Звязаная інфармацыя
Апаратны дызайн Example Кампаненты на старонцы 6

Кампіляцыя і канфігурацыя Design Example ў апаратным забеспячэнні
Малюнак 9. Працэдура

Каб скампіляваць і запусціць дэманстрацыйны тэст на апаратным забеспячэнні example design, выканайце наступныя дзеянні:

1. Пераканайцеся, што апаратнае забеспячэнне напрample стварэнне дызайну завершана.
2. У праграмным забеспячэнні Intel Quartus Prime Pro Edition адкрыйце праект Intel Quartus Primeample_installation_dir>/прample_design/quartus/ прample_design.qpf>.
3. У меню «Апрацоўка» націсніце «Пачаць кампіляцыю».
4. Пасля паспяховай кампіляцыі файл .sof file даступны ў указаным вамі каталогу. Выканайце наступныя крокі, каб запраграмаваць апаратны эксampдызайн на прыладзе Intel Agilex 7:
   • а. Падключыце камплект распрацоўкі прыёмаперадатчыка Intel Agilex 7 F-Series-SoC да галоўнага кампутара.
   • б. Запусціце прыкладанне Clock Control, якое ўваходзіць у камплект распрацоўкі, і ўсталюйце новыя частоты для дызайнуampле. Ніжэй паказаны налады частоты ў дадатку Clock Control:
   • • Si5338 (U37), CLK1- 100 Мгц
   • • Si5338 (U36), CLK2- 153.6 Мгц
   • • Si549 (Y2), OUT- Усталюйце значэнне pll_ref_clk(1) у адпаведнасці з патрабаваннямі да канструкцыі.
   • в. У меню Інструменты націсніце Праграміст.
   • d. У Programmer пстрыкніце Hardware Setup.
   • д. Выберыце прыладу для праграмавання.
   • е. Выберыце і дадайце камплект распрацоўкі прыёмаперадатчыка Intel Agilex 7 F-Series-SoC, да якога можна падключыць ваш сеанс Intel Quartus Prime.
   • г. Пераканайцеся, што рэжым усталяваны на JTAG.
   • ч. Выберыце прыладу Intel Agilex 7 і націсніце «Дадаць прыладу». Праграміст адлюстроўвае блок-схему злучэнняў паміж прыладамі на вашай плаце.
   • я. У радку з вашым .sof пастаўце галачку для .sof.
   • дж. Усталюйце сцяжок у слупку Праграма/Наладзіць.
   • к. Націсніце Пуск.

Звязаная інфармацыя

• Праграмаванне прылад Intel FPGA на старонцы 0
• Аналіз і адладка праектаў з дапамогай сістэмнай кансолі
• Кіраўніцтва карыстальніка камплекта для распрацоўкі прыёмаперадатчыка Intel Agilex 7 F-Series-SoC

Тэставанне апаратнага дызайну Example
Пасля кампіляцыі дызайну ядра Intel FPGA IP Interlaken (2-га пакалення), напрampКалі і наладзіць вашу прыладу, вы можаце выкарыстоўваць сістэмную кансоль для праграмавання ядра IP і ўбудаваных у яго рэгістраў ядра Native PHY IP.

Выканайце наступныя крокі, каб выклікаць сістэмную кансоль і праверыць канструкцыю абсталявання, напрampль:

1. У праграмным забеспячэнні Intel Quartus Prime Pro Edition у меню "Інструменты" націсніце "Інструменты адладкі сістэмы" ➤ "Сістэмная кансоль".
2. Змяніць наample_installation_dir>напрampкаталог le_design/hwtest.
3. Каб адкрыць злучэнне з JTAG master, увядзіце наступную каманду: source sysconsole_testbench.tcl
4. Вы можаце ўключыць рэжым унутранай паслядоўнай замыкання з дапамогай наступнага дызайну, напрыкладample каманды:
   • а. stat: друкуе агульную інфармацыю аб стане.
   • б. sys_reset: Скід сістэмы.
   • в. loop_on: Уключае ўнутраную паслядоўную петлю.
   • d. run_example_design: запускае дызайн напрampле.
   • Заўвага: Вы павінны запусціць каманду loop_on перад run_exampкаманда le_design. Бег_былыample_design паслядоўна запускае наступныя каманды: sys_reset->stat->gen_on->stat->gen_off.
   • Заўвага: Калі вы выбіраеце опцыю «Уключыць адаптацыю» для загрузкі праграмнага IP, то run_exampКаманда le_design выконвае пачатковую каліброўку адаптацыі на баку RX, запускаючы каманду run_load_PMA_configuration.
5. Вы можаце адключыць рэжым унутранай паслядоўнай замыкання з дапамогай наступнага дызайну, напрыкладampкаманда:
   • а. loop_off: Выключае ўнутраны паслядоўны шлейф.
6. Вы можаце запраграмаваць ядро ​​IP з наступным дадатковым дызайнам, напрыкладample каманды:
   • а. gen_on: Уключае генератар пакетаў.
   • б. gen_off: Адключае генератар пакетаў.
   • в. run_test_loop: запускае тэст для раз для варыяцый E-tile NRZ і PAM4.
   • d. clear_err: выдаляе ўсе біты памылкі.
   • д. ўсталяваць_тэставы_рэжым : Наладжвае тэст для запуску ў пэўным рэжыме.
   • е. get_test_mode: друкуе бягучы тэставы рэжым.
   • г. усталяваць_памер_выбуху : Усталёўвае памер пакета ў байтах.
   • ч. get_burst_size: друкуе інфармацыю аб памеры пакета.

Паспяховы тэст друкуе паведамленне HW_TEST:PASS. Ніжэй прыведзены крытэрыі праходжання тэставага запуску:

• Няма памылак для CRC32, CRC24 і праверкі.
• Перададзеныя SOP і EOP павінны супадаць з атрыманымі.

Наступныя сampВывад le ілюструе паспяховы тэставы запуск у рэжыме Interlaken:

Паспяховы тэст друкуе паведамленне HW_TEST : PASS. Ніжэй прыведзены крытэрыі праходжання тэставага запуску:

• Няма памылак для CRC32, CRC24 і праверкі.
• Перададзеныя SOP і EOP павінны супадаць з атрыманымі.

Наступныя сampВывад le ілюструе паспяховы тэставы запуск у рэжыме Interlaken Lookaside:

Дызайн Exampапісанне

Дызайн эксample дэманструе функцыянальнасць ядра Interlaken IP.

Звязаная інфармацыя
Інтэрлакен (2-е пакаленне) FPGA IP Кіраўніцтва карыстальніка

Дызайн Example Паводзіны
Каб праверыць дызайн апаратнага забеспячэння, увядзіце наступныя каманды ў сістэмнай кансолі::

1. Крыніца ўстаноўкі file:
   • % крыніцаample>uflex_ilk_0_example_design/прample_design/hwtest/ sysconsole_testbench.tcl
2. Запусціце тэст:
   • % run_example_design
3. Дызайн абсталявання Interlaken (2-е пакаленне), напрыкладample выконвае наступныя крокі:
   • а. Скідае Інтэрлакен (2-е пакаленне) IP.
   • б. Наладжвае IP Interlaken (2-е пакаленне) у рэжыме ўнутранай замыкання.
   • в. Адпраўляе паток пакетаў Interlaken з загадзя вызначанымі дадзенымі ў карыснай нагрузцы на інтэрфейс перадачы карыстальніцкіх дадзеных TX ядра IP.
   • d. Правярае атрыманыя пакеты і паведамляе аб іх статусе. Сродак праверкі пакетаў, уключаны ў дызайн апаратнага забеспячэння, напрample забяспечвае наступныя асноўныя магчымасці праверкі пакетаў:
     • Правярае правільнасць пераданай паслядоўнасці пакетаў.
     • Правярае, ці адпавядаюць атрыманыя даныя чаканым значэнням, забяспечваючы супадзенне падлікаў пачатку пакета (SOP) і канца пакета (EOP) падчас перадачы і атрымання даных.

Сігналы інтэрфейсу
Табліца 5. Дызайн ExampСігналы інтэрфейсу

Назва порта	Напрамак	Шырыня (біт)	Апісанне
mgmt_clk	Увод	1	Увод сістэмнага гадзінніка. Тактавая частата павінна быць 100 МГц.
pll_ref_clk / pll_ref_clk[1:0](2)	Увод	1/2	Апорныя гадзіны прыёмаперадатчыка. Кіруе RX CDR PLL.
працяг...

Назва порта	Напрамак	Шырыня (біт)	Апісанне
			pll_ref_clk[1] даступны толькі пры ўключэнні Захаваць нявыкарыстаным Заўвага: каналы трансівера для PAM4 параметр у рэжыме E-tile PAM4 Варыяцыі IP.
rx_pin	Увод	Колькасць палос	Штыфт дадзеных SERDES прымача.
tx_pin	Выхад	Колькасць палос	Перадаць PIN-код дадзеных SERDES.
rx_pin_n	Увод	Колькасць палос	Штыфт дадзеных SERDES прымача. Гэты сігнал даступны толькі ў варыяцыях прылад у рэжыме E-tile PAM4.
tx_pin_n	Выхад	Колькасць палос	Перадаць PIN-код дадзеных SERDES. Гэты сігнал даступны толькі ў варыяцыях прылад у рэжыме E-tile PAM4.
mac_clk_pll_ref	Увод	1	Гэты сігнал павінен кіравацца PLL і павінен выкарыстоўваць тую ж крыніцу тактавага сігналу, што і pll_ref_clk. Гэты сігнал даступны толькі ў варыяцыях прылад у рэжыме E-tile PAM4.
usr_pb_скід_n	Увод	1	Скід сістэмы.

Звязаная інфармацыя
Сігналы інтэрфейсу

Рэгістрацыя Карта
Заўвага: • Дызайн Exampадрас рэестра пачынаецца з 0x20**, у той час як адрас асноўнага рэгістра IP Interlaken пачынаецца з 0x10**.

• Код доступу: RO — толькі для чытання і RW — для чытання/запісу.
• Сістэмная кансоль чытае дызайн example рэгіструе і паведамляе аб стане тэсту на экране.

Табліца 6. Дызайн Example Register Map for Interlaken Design Example

Зрушэнне	Імя	Доступ	Апісанне
8 гадзін 00 хвілін	Зарэзерваваны
8 гадзін 01 хвілін	Зарэзерваваны
8 гадзін 02 хвілін	Скід сістэмы PLL	RO	Наступныя біты паказваюць запыт сістэмы PLL на скід і значэнне ўключэння: • Біт [0] – sys_pll_rst_req • Біт [1] – sys_pll_rst_en
8 гадзін 03 хвілін	Паласа RX выраўнавана	RO	Паказвае паласу RX.
8 гадзін 04 хвілін	WORD заблакаваны	RO	[NUM_LANES–1:0] – Ідэнтыфікацыя межаў слоў (блокаў).
працяг...

Калі вы ўключыце Захоўваць невыкарыстоўваныя каналы прыёмаперадатчыка для параметра PAM4, дадаецца дадатковы эталонны тактавы порт, каб захаваць нявыкарыстаны падпарадкаваны канал PAM4.

Зрушэнне	Імя	Доступ	Апісанне
8 гадзін 05 хвілін	Сінхранізацыя заблакіравана	RO	[NUM_LANES–1:0] – Сінхранізацыя метафрейма.
8 – 06	Колькасць памылак CRC32	RO	Паказвае колькасць памылак CRC32.
8'h0A	Колькасць памылак CRC24	RO	Паказвае колькасць памылак CRC24.
8'h0B	Сігнал перапаўнення/недапаўнення	RO	Наступныя біты паказваюць: • Біт [3] – сігнал ператоку перадачы • Біт [2] – сігнал перапаўнення TX • Біт [1] – сігнал перапаўнення RX
8'h0C	Колькасць SOP	RO	Паказвае нумар SOP.
8'h0D	Колькасць EOP	RO	Паказвае нумар ЭОП
8'h0E	Колькасць памылак	RO	Паказвае колькасць наступных памылак: • Страта выраўноўвання паласы • Недапушчальнае кіруючае слова • Недапушчальны ўзор рамкі • Адсутнічае індыкатар SOP або EOP
8'h0F	адправіць_дадзеныя_мм_клк	RW	Запішыце 1 у біт [0], каб уключыць сігнал генератара.
8 гадзін 10 хвілін	Памылка праверкі		Паказвае памылку праверкі. (Памылка дадзеных SOP, памылка нумара канала і памылка дадзеных PLD)
8 гадзін 11 хвілін	Блакаванне сістэмы PLL	RO	Біт [0] паказвае індыкацыю блакіроўкі PLL.
8 гадзін 14 хвілін	Колькасць TX SOP	RO	Паказвае нумар SOP, згенераваны генератарам пакетаў.
8 гадзін 15 хвілін	Лік TX EOP	RO	Паказвае колькасць EOP, згенераваных генератарам пакетаў.
8 гадзін 16 хвілін	Бесперапынны пакет	RW	Запішыце 1 у біт [0], каб уключыць бесперапынны пакет.
8 гадзін 39 хвілін	Колькасць памылак ECC	RO	Паказвае колькасць памылак ECC.
8 гадзін 40 хвілін	ECC выправіў колькасць памылак	RO	Паказвае колькасць выпраўленых памылак ECC.

Дызайн Example Register Map for Interlaken Look-aside Design Example
Выкарыстоўвайце гэтую карту рэгістра, калі вы ствараеце дызайн example з уключаным параметрам Enable Interlaken Look Aside Mode.

Зрушэнне	Імя	Доступ	Апісанне
8 гадзін 00 хвілін	Зарэзерваваны
8 гадзін 01 хвілін	Скід лічыльніка	RO	Запішыце 1 у біт [0], каб ачысціць лічыльнік TX і RX на роўны біт.
8 гадзін 02 хвілін	Скід сістэмы PLL	RO	Наступныя біты паказваюць запыт сістэмы PLL на скід і значэнне ўключэння: • Біт [0] – sys_pll_rst_req • Біт [1] – sys_pll_rst_en
8 гадзін 03 хвілін	Паласа RX выраўнавана	RO	Паказвае паласу RX.
8 гадзін 04 хвілін	WORD заблакаваны	RO	[NUM_LANES–1:0] – Ідэнтыфікацыя межаў слоў (блокаў).
8 гадзін 05 хвілін	Сінхранізацыя заблакіравана	RO	[NUM_LANES–1:0] – Сінхранізацыя метафрейма.
8 – 06	Колькасць памылак CRC32	RO	Паказвае колькасць памылак CRC32.
8'h0A	Колькасць памылак CRC24	RO	Паказвае колькасць памылак CRC24.
працяг...

Зрушэнне	Імя	Доступ	Апісанне
8'h0B	Зарэзерваваны
8'h0C	Колькасць SOP	RO	Паказвае нумар SOP.
8'h0D	Колькасць EOP	RO	Паказвае нумар ЭОП
8'h0E	Колькасць памылак	RO	Паказвае колькасць наступных памылак: • Страта выраўноўвання паласы • Недапушчальнае кіруючае слова • Недапушчальны ўзор рамкі • Адсутнічае індыкатар SOP або EOP
8'h0F	адправіць_дадзеныя_мм_клк	RW	Запішыце 1 у біт [0], каб уключыць сігнал генератара.
8 гадзін 10 хвілін	Памылка праверкі	RO	Паказвае памылку праверкі. (Памылка дадзеных SOP, памылка нумара канала і памылка дадзеных PLD)
8 гадзін 11 хвілін	Блакаванне сістэмы PLL	RO	Біт [0] паказвае індыкацыю блакіроўкі PLL.
8 гадзін 13 хвілін	Лік затрымкі	RO	Паказвае колькасць затрымкі.
8 гадзін 14 хвілін	Колькасць TX SOP	RO	Паказвае нумар SOP, згенераваны генератарам пакетаў.
8 гадзін 15 хвілін	Лік TX EOP	RO	Паказвае колькасць EOP, згенераваных генератарам пакетаў.
8 гадзін 16 хвілін	Бесперапынны пакет	RO	Запішыце 1 у біт [0], каб уключыць бесперапынны пакет.
8 гадзін 17 хвілін	Лічыльнік TX і RX роўны	RW	Паказвае, што лічыльнікі TX і RX роўныя.
8 гадзін 23 хвілін	Уключыць затрымку	WO	Запішыце 1 у біт [0], каб уключыць вымярэнне затрымкі.
8 гадзін 24 хвілін	Затрымка гатовая	RO	Паказвае, што вымярэнне затрымкі гатова.

Interlaken (2-е пакаленне) Intel Agilex 7 FPGA IP Design Example Архівы кіраўніцтва карыстальніка

• Для апошняй і папярэдняй версій гэтага кіраўніцтва карыстальніка звярніцеся да Interlaken (2nd
• Пакаленне) Intel Agilex 7 FPGA IP Design Example Кіраўніцтва карыстальніка HTML версія. Выберыце версію і націсніце Спампаваць. Калі IP або версія праграмнага забеспячэння адсутнічаюць у спісе, прымяняецца кіраўніцтва карыстальніка для папярэдняй версіі IP або праграмнага забеспячэння.
• Версіі IP супадаюць з версіямі праграмнага забеспячэння Intel Quartus Prime Design Suite да v19.1. Пачынаючы з праграмнага забеспячэння Intel Quartus Prime Design Suite версіі 19.2 або больш позняй, ядра IP маюць новую схему кіравання версіямі IP.

Гісторыя версій дакумента для Interlaken (2-е пакаленне) Intel Agilex 7 FPGA IP Design Example Кіраўніцтва карыстальніка

Версія дакумента	Версія Intel Quartus Prime	IP версія	Змены
2023.06.26	23.2	21.1.1	• Дададзена падтрымка VHDL для сінтэзу і імітацыйнай мадэлі. • Назва сямейства прадуктаў абноўлена на «Intel Agilex 7».
2022.08.03	21.3	20.0.1	Выпраўлены OPN прылады для камплекта распрацоўніка Intel Agilex F-Series Transeiver-SoC.
2021.10.04	21.3	20.0.1	• Дададзена падтрымка сімулятара QuestaSim. • Выдалена падтрымка сімулятара NCSim.
2021.02.24	20.4	20.0.1	• Дададзена інфармацыя аб захаванні невыкарыстоўванага канала прыёмаперадатчыка для PAM4 у раздзеле: Апаратны дызайн Example Кампаненты. • Дададзена апісанне сігналу pll_ref_clk[1] у раздзел: Сігналы інтэрфейсу.
2020.12.14	20.4	20.0.0	• Абноўлены сampВывад тэсту апаратнага забеспячэння для рэжыму Інтэрлакен і рэжыму Інтэрлакен Погляд у бок у раздзеле Тэставанне апаратнага дызайну Example. • Абноўленая карта рэестра для інтэрлакенскага выгляду ў бакуampле ў раздзеле Рэгістрацыя Карта. • Дададзены крытэрыі праходжання для паспяховага тэставання абсталявання ў раздзел Тэставанне апаратнага дызайну Example.
2020.10.16	20.2	19.3.0	Выпраўлена каманда для запуску першапачатковай каліброўкі адаптацыі на баку RX Тэставанне апаратнага дызайну Example раздзел.
2020.06.22	20.2	19.3.0	• Дызайн example даступны для інтэрлакенскага рэжыму агляду. • Апаратнае тэставанне канструкцыі напрample даступны для варыяцый прылад Intel Agilex. • Дададзена Малюнак: Блок-схема высокага ўзроўню для Interlaken (2-е пакаленне) Design Example. • Абноўлены наступныя раздзелы: —   Патрабаванні да апаратнага і праграмнага забеспячэння —   Структура каталога • Зменены наступныя лічбы, каб уключыць абнаўленне, звязанае з інтэрлакенскім поглядам: —   Малюнак: Interlaken (2-е пакаленне) Hardware Design ExampБлок-схема высокага ўзроўню для варыяцый рэжыму E-tile NRZ —   Малюнак: Interlaken (2-е пакаленне) Hardware Design ExampБлок-схема высокага ўзроўню для варыяцый рэжыму E-tile PAM4 • Абноўлены Малюнак: рэдактар ​​IP-параметраў.
працяг...

Версія дакумента	Версія Intel Quartus Prime	IP версія	Змены
			• Дададзена інфармацыя аб наладах частоты ў праграме кіравання гадзінамі ў раздзел Кампіляцыя і канфігурацыя Design Example ў апаратным забеспячэнні. • Дададзены вынікі тэставага запуску для Interlaken Look- aside ў наступных раздзелах: —   Мадэляванне дызайну Example Testbench —   Тэставанне апаратнага дызайну Example • Дададзены наступныя новыя сігналы Сігналы інтэрфейсу раздзел: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Дададзена карта рэестра для інтэрлакенскага выгляду ў бок дызайну, напрыкладampле ў раздзел: Карта рэгістрацыі.
2019.09.30	19.3	19.2.1	Выдалены clk100. Mgmt_clk служыць эталонным гадзіннікам для IO PLL у наступным: •    Малюнак: Interlaken (2-е пакаленне) Hardware Design ExampБлок-схема высокага ўзроўню для варыяцый рэжыму E-tile NRZ. •    Малюнак: Interlaken (2-е пакаленне) Hardware Design ExampБлок-схема высокага ўзроўню для варыяцый рэжыму E-tile PAM4.
2019.07.01	19.2	19.2	Першапачатковы выпуск.

Interlaken (2-е пакаленне) Intel Agilex® 7 FPGA IP Design Example Кіраўніцтва карыстальніка

Дакументы / Рэсурсы

Intel Interlaken 2-га пакалення Agilex 7 FPGA IP Design Example [pdfКіраўніцтва карыстальніка Interlaken 2-га пакалення Agilex 7 FPGA IP Design Example, Interlaken, 2-е пакаленне Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

Спасылкі

• Кіраўніцтва карыстальніка