Intel Interlaken ជំនាន់ទី 2 Agilex 7 FPGA IP Design Example

ព័ត៌មានអំពីផលិតផល

Interlaken (ជំនាន់ទី 2) FPGA IP core គឺជាលក្ខណៈពិសេសរបស់ Intel Agilex 7 FPGA ។ វាផ្តល់នូវការធ្វើតេស្តសាកល្បង និងការរចនាផ្នែករឹងample ដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង។ ការរចនា example ក៏មានសម្រាប់មុខងារ Interlaken Look-aside ផងដែរ។ ស្នូល IP គាំទ្ររបៀប NRZ និង PAM4 សម្រាប់ឧបករណ៍ E-tile និងបង្កើតការរចនា examples សម្រាប់បន្សំដែលបានគាំទ្រទាំងអស់នៃចំនួនផ្លូវ និងអត្រាទិន្នន័យ។

តម្រូវការផ្នែករឹង និងកម្មវិធី
ការរចនាស្នូល IP របស់ Interlaken (ជំនាន់ទី 2) ឧample ទាមទារកញ្ចប់អភិវឌ្ឍន៍ Intel Agilex 7 F-Series Transceiver-SoC ។ សូមមើល មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់នៃកញ្ចប់អភិវឌ្ឍន៍ សម្រាប់ព័ត៌មានបន្ថែម។

រចនាសម្ព័ន្ធថត
Interlaken ដែលបានបង្កើត (ជំនាន់ទី 2) ឧample design រួម​មាន​ថត​ដូច​ខាង​ក្រោម​:

• example_design៖ មានផ្ទុកមេ files សម្រាប់ការរចនា exampលេ
• ilk_uflex៖ មាន files ទាក់ទងនឹងជម្រើស Interlaken Look-aside mode។
• ila_uflex៖ មាន files ទាក់ទងនឹងជម្រើស Interlaken Look-aside mode (បង្កើតបានតែនៅពេលជ្រើសរើស)។

ការណែនាំអំពីការប្រើប្រាស់ផលិតផល

ដើម្បីប្រើ Interlaken (ជំនាន់ទី 2) FPGA IP core design exampដូច្នេះ សូមអនុវត្តតាមជំហានទាំងនេះ៖

1. ត្រូវប្រាកដថាអ្នកមានកញ្ចប់អភិវឌ្ឍន៍ Intel Agilex 7 F-Series Transceiver-SoC ។
2. ចងក្រងការរចនា example ដោយប្រើម៉ាស៊ីនក្លែងធ្វើ។
3. អនុវត្តការក្លែងធ្វើមុខងារដើម្បីផ្ទៀងផ្ទាត់ការរចនា។
4. បង្កើតការរចនា exampដោយប្រើកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ។
5. ចងក្រងការរចនា exampប្រើ Quartus Prime ។
6. ធ្វើ​ការ​សាកល្បង​ផ្នែក​រឹង​ដើម្បី​បញ្ជាក់​ការ​រចនា។

ចំណាំ៖ ជម្រើស Interlaken Look-aside mode មានសម្រាប់ជ្រើសរើសនៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP ។ ប្រសិនបើជ្រើសរើស បន្ថែម files នឹងត្រូវបានបង្កើតនៅក្នុងថត "ila_uflex" ។

មគ្គុទ្ទេសក៍ចាប់ផ្តើមរហ័ស

• ស្នូល FPGA IP របស់ Interlaken (ជំនាន់ទី 2) ផ្តល់នូវការធ្វើតេស្តសាកល្បង និងការរចនាផ្នែករឹង។ample ដែលគាំទ្រការចងក្រង និងការធ្វើតេស្តផ្នែករឹង។
• នៅពេលអ្នកបង្កើតការរចនា exampដូច្នេះ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្របង្កើតដោយស្វ័យប្រវត្តិ fileចាំបាច់ដើម្បីក្លែងធ្វើ ចងក្រង និងសាកល្បងការរចនានៅក្នុងផ្នែករឹង។
• ការរចនា example ក៏មានសម្រាប់មុខងារ Interlaken Look-aside ផងដែរ។
• កៅអីសាកល្បង និងការរចនា ឧample គាំទ្ររបៀប NRZ និង PAM4 សម្រាប់ឧបករណ៍ E-tile ។
• Interlaken (ជំនាន់ទី 2) FPGA IP core បង្កើតការរចនា examples សម្រាប់បន្សំដែលបានគាំទ្រទាំងអស់នៃចំនួនផ្លូវ និងអត្រាទិន្នន័យ។

រូបភាពទី 1 ។ ជំហានអភិវឌ្ឍន៍សម្រាប់ការរចនា Example

ការរចនាស្នូល IP របស់ Interlaken (ជំនាន់ទី 2) ឧample គាំទ្រមុខងារដូចខាងក្រោមៈ

• ខាងក្នុង TX ទៅ RX ស៊េរីរង្វិលជុំឡើងវិញ
• បង្កើតកញ្ចប់ទំហំថេរដោយស្វ័យប្រវត្តិ
• សមត្ថភាពត្រួតពិនិត្យកញ្ចប់ព័ត៌មានមូលដ្ឋាន
• សមត្ថភាពក្នុងការប្រើ System Console ដើម្បីកំណត់ការរចនាឡើងវិញសម្រាប់គោលបំណងសាកល្បងឡើងវិញ
• ការសម្របសម្រួល PMA

សាជីវកម្ម Intel ។ រក្សា​រ​សិទ្ធ​គ្រប់យ៉ាង។ Intel, និមិត្តសញ្ញា Intel និងសញ្ញា Intel ផ្សេងទៀតគឺជាពាណិជ្ជសញ្ញារបស់ Intel Corporation ឬក្រុមហ៊ុនបុត្រសម្ព័ន្ធរបស់ខ្លួន។ Intel ធានាការអនុវត្តផលិតផល FPGA និង semiconductor របស់ខ្លួនទៅនឹងលក្ខណៈបច្ចេកទេសបច្ចុប្បន្នស្របតាមការធានាស្តង់ដាររបស់ Intel ប៉ុន្តែរក្សាសិទ្ធិក្នុងការផ្លាស់ប្តូរផលិតផល និងសេវាកម្មណាមួយនៅពេលណាមួយដោយមិនមានការជូនដំណឹងជាមុន។ Intel សន្មត់ថាគ្មានទំនួលខុសត្រូវ ឬការទទួលខុសត្រូវដែលកើតចេញពីកម្មវិធី ឬការប្រើប្រាស់ព័ត៌មាន ផលិតផល ឬសេវាកម្មណាមួយដែលបានពិពណ៌នានៅទីនេះ លើកលែងតែមានការយល់ព្រមជាលាយលក្ខណ៍អក្សរដោយ Intel ។ អតិថិជនរបស់ Intel ត្រូវបានណែនាំឱ្យទទួលបានកំណែចុងក្រោយបំផុតនៃការបញ្ជាក់ឧបករណ៍ មុនពេលពឹងផ្អែកលើព័ត៌មានដែលបានបោះពុម្ពផ្សាយណាមួយ និងមុនពេលធ្វើការបញ្ជាទិញផលិតផល ឬសេវាកម្ម។ * ឈ្មោះ និងម៉ាកផ្សេងទៀតអាចត្រូវបានទាមទារជាកម្មសិទ្ធិរបស់អ្នកដទៃ។

រូបភាពទី 2 ។ ដ្យាក្រាមប្លុកកម្រិតខ្ពស់សម្រាប់ Interlaken (ជំនាន់ទី 2) ការរចនា Example

ព័ត៌មានពាក់ព័ន្ធ

• Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ FPGA IP
• Interlaken (ជំនាន់ទី 2) Intel FPGA IP Release Notes

ផ្នែករឹង និងសូហ្វវែរ

តម្រូវការផ្នែករឹង និងកម្មវិធី
ដើម្បីសាកល្បងអតីតample design ប្រើ hardware និង software ខាងក្រោម៖

• កម្មវិធី Intel® Quartus® Prime Pro Edition
• កុងសូលប្រព័ន្ធ
• កម្មវិធីត្រាប់តាមដែលគាំទ្រ៖
  • Siemens* EDA ModelSim* SE ឬ QuestaSim*
  • Synopsys* VCS*
  • Cadence * Xcelium *
• Intel Agilex® 7 F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

ព័ត៌មានពាក់ព័ន្ធ
ការណែនាំអ្នកប្រើប្រាស់ Intel Agilex 7 F-Series Transceiver-SoC Development Kit
រចនាសម្ព័ន្ធថត
ការរចនាស្នូល IP របស់ Interlaken (ជំនាន់ទី 2) ឧample file ថតមានដូចខាងក្រោមដែលបានបង្កើត files សម្រាប់ការរចនា exampលេ

រូបភាពទី 3 ។ រចនាសម្ព័ន្ធថតនៃ Interlaken ដែលត្រូវបានបង្កើត (ជំនាន់ទី 2) Example រចនា

ការកំណត់រចនាសម្ព័ន្ធផ្នែករឹង ការក្លែងធ្វើ និងការធ្វើតេស្ត files មានទីតាំងនៅample_installation_dir>/uflex_ilk_0_example_design ។
តារាង 1 ។ Interlaken (ជំនាន់ទី 2) IP Core Hardware Design Example File ការពិពណ៌នាទាំងនេះ files គឺនៅក្នុងample_installation_dir>/uflex_ilk_0_example_design/ ឧampថត le_design/quartus ។

File ឈ្មោះ	ការពិពណ៌នា
example_design.qpf	គម្រោង Intel Quartus Prime file.
example_design.qsf	ការកំណត់គម្រោង Intel Quartus Prime file
example_design.sdc jtag_ timing_template.sdc	Synopsys Design Constraint file. អ្នកអាចចម្លង និងកែប្រែសម្រាប់ការរចនាផ្ទាល់ខ្លួនរបស់អ្នក។
sysconsole_testbench.tcl	មេ file សម្រាប់ចូលប្រើ System Console

តារាង 2 ។ Interlaken (ជំនាន់ទី 2) IP Core Testbench File ការពិពណ៌នា
នេះ។ file គឺនៅក្នុងample_installation_dir>/uflex_ilk_0_example_design/ ឧampថត le_design/rtl ។

File ឈ្មោះ	ការពិពណ៌នា
top_tb.sv	កៅអីសាកល្បងកម្រិតកំពូល file.

តារាង 3 ។ Interlaken (ជំនាន់ទី 2) ស្គ្រីប IP Core Testbench
ទាំងនេះ files គឺនៅក្នុងample_installation_dir>/uflex_ilk_0_example_design/ ឧampថត le_design/testbench ។

File ឈ្មោះ	ការពិពណ៌នា
vcstest.sh	ស្គ្រីប VCS ដើម្បីដំណើរការ testbench ។
vlog_pro.do	ស្គ្រីប ModelSim SE ឬ QuestaSim ដើម្បីដំណើរការ testbench ។
xcelium.sh	ស្គ្រីប Xcelium ដើម្បីដំណើរការ testbench ។

ការរចនាផ្នែករឹង Example សមាសភាគ

• អតីតample រចនាភ្ជាប់ប្រព័ន្ធ និងនាឡិកាយោង PLL និងធាតុផ្សំនៃការរចនាដែលត្រូវការ។ អតីតample រចនាកំណត់រចនាសម្ព័ន្ធស្នូល IP នៅក្នុងរបៀបរង្វិលជុំខាងក្នុង និងបង្កើតកញ្ចប់ព័ត៌មាននៅលើចំណុចប្រទាក់ផ្ទេរទិន្នន័យអ្នកប្រើប្រាស់ IP ស្នូល TX ។ ស្នូល IP បញ្ជូនកញ្ចប់ព័ត៌មានទាំងនេះនៅលើផ្លូវរង្វិលជុំខាងក្នុងតាមរយៈឧបករណ៍បញ្ជូន។
• បន្ទាប់ពីអ្នកទទួលស្នូល IP ទទួលបានកញ្ចប់ព័ត៌មាននៅលើផ្លូវរង្វិលជុំវិញ វាដំណើរការ
• កញ្ចប់ Interlaken និងបញ្ជូនពួកវានៅលើចំណុចប្រទាក់ផ្ទេរទិន្នន័យអ្នកប្រើប្រាស់ RX ។ អតីតample design ពិនិត្យមើលថាកញ្ចប់ព័ត៌មានដែលទទួលបាន និងបញ្ជូនត្រូវគ្នា។
• ផ្នែករឹង ឧampការរចនារួមមាន PLLs ខាងក្រៅ។ អ្នកអាចពិនិត្យមើលអត្ថបទច្បាស់លាស់ files ទៅ view sample កូដដែលអនុវត្តវិធីសាស្រ្តមួយដែលអាចធ្វើទៅបានដើម្បីភ្ជាប់ PLLs ខាងក្រៅទៅ Interlaken (ជំនាន់ទី 2) FPGA IP ។
• ការរចនាផ្នែករឹង Interlaken (ជំនាន់ទី 2) ឧampឡេរួមបញ្ចូលសមាសធាតុដូចខាងក្រោមៈ
  • Interlaken (ជំនាន់ទី 2) FPGA IP
  • ម៉ាស៊ីនបង្កើតកញ្ចប់ និងឧបករណ៍ពិនិត្យកញ្ចប់
  • JTAG ឧបករណ៍បញ្ជាដែលទាក់ទងជាមួយ System Console ។ អ្នកប្រាស្រ័យទាក់ទងជាមួយតក្កវិជ្ជាអតិថិជនតាមរយៈ System Console ។

រូបភាពទី 4 ។ Interlaken (ជំនាន់ទី 2) Hardware Design Example ដ្យាក្រាមប្លុកកម្រិតខ្ពស់សម្រាប់បំរែបំរួលរបៀប NRZ ក្បឿងអ៊ី

ការរចនាផ្នែករឹង Interlaken (ជំនាន់ទី 2) ឧample ដែលកំណត់គោលដៅបំរែបំរួលរបៀប E-tile PAM4 ទាមទារនាឡិកាបន្ថែម mac_clkin ដែល IO PLL បង្កើត។ PLL នេះត្រូវតែប្រើនាឡិកាយោងដូចគ្នាដែលជំរុញ pll_ref_clk ។
រូបភាពទី 5 ។ Interlaken (ជំនាន់ទី 2) Hardware Design Example ដ្យាក្រាមប្លុកកម្រិតខ្ពស់សម្រាប់បំរែបំរួលរបៀប E-tile PAM4

សម្រាប់បំរែបំរួលនៃទម្រង់ E-tile PAM4 នៅពេលអ្នកបើកដំណើរការ រក្សាទុកឆានែលបញ្ជូនដែលមិនបានប្រើសម្រាប់ប៉ារ៉ាម៉ែត្រ PAM4 ច្រកនាឡិកាយោងបន្ថែមត្រូវបានបន្ថែម (pll_ref_clk [1]) ។ ច្រកនេះត្រូវតែត្រូវបានជំរុញនៅប្រេកង់ដូចគ្នាដូចដែលបានកំណត់នៅក្នុងកម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP (ប្រេកង់នាឡិកាយោងសម្រាប់ឆានែលដែលបានរក្សាទុក) ។ រក្សាទុកឆានែលបញ្ជូនដែលមិនប្រើសម្រាប់ PAM4 គឺស្រេចចិត្ត។ ម្ជុល និងឧបសគ្គដែលពាក់ព័ន្ធដែលបានកំណត់ទៅនាឡិកានេះអាចមើលឃើញនៅក្នុង QSF នៅពេលអ្នកជ្រើសរើស Intel Stratix® 10 ឬ Intel Agilex 7 ឧបករណ៍អភិវឌ្ឍន៍សម្រាប់ការបង្កើតការរចនា។
ចំណាំ៖ សម្រាប់ការរចនា example ការក្លែងធ្វើ testbench តែងតែកំណត់ប្រេកង់ដូចគ្នាសម្រាប់ pll_ref_clk[0] និង pll_ref_clk[1] ។
ព័ត៌មានពាក់ព័ន្ធ
ការណែនាំអ្នកប្រើប្រាស់ Intel Agilex 7 F-Series Transceiver-SoC Development Kit

ការបង្កើតការរចនា
រូបភាពទី 6 ។ នីតិវិធី

អនុវត្តតាមជំហានទាំងនេះដើម្បីបង្កើត hardware example រចនា និង តុល្យការៈ

1. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមចុច File ➤ អ្នកជំនួយគម្រោងថ្មី ដើម្បីបង្កើតគម្រោង Intel Quartus Prime ថ្មី ឬចុច File ➤ បើកគម្រោងដើម្បីបើកគម្រោង Intel Quartus Prime ដែលមានស្រាប់។ អ្នកជំនួយការរំលឹកអ្នកឱ្យបញ្ជាក់ឧបករណ៍។
2. បញ្ជាក់គ្រួសារឧបករណ៍ Intel Agilex 7 ហើយជ្រើសរើសឧបករណ៍សម្រាប់ការរចនារបស់អ្នក។
3. នៅក្នុងកាតាឡុក IP កំណត់ទីតាំង និងចុចពីរដង Interlaken (ជំនាន់ទី 2) Intel FPGA IP ។ បង្អួចវ៉ារ្យ៉ង់ IP ថ្មីលេចឡើង។
4. បញ្ជាក់ឈ្មោះកម្រិតកំពូល សម្រាប់បំរែបំរួល IP ផ្ទាល់ខ្លួនរបស់អ្នក។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្ររក្សាទុកការកំណត់បំរែបំរួល IP នៅក្នុង a file មានឈ្មោះ .ip
5. ចុចយល់ព្រម។ កម្មវិធីកែសម្រួលប៉ារ៉ាម៉ែត្រលេចឡើង។
   រូបភាពទី 7 ។ Example Design Tab នៅក្នុង Interlaken (ជំនាន់ទី 2) Intel FPGA IP Parameter Editor
6. នៅលើផ្ទាំង IP បញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រាប់បំរែបំរួលស្នូល IP របស់អ្នក។
7. នៅលើផ្ទាំង PMA Adaptation សូមបញ្ជាក់ប៉ារ៉ាម៉ែត្រសម្រប PMA ប្រសិនបើអ្នកមានគម្រោងប្រើការបន្សាំ PMA សម្រាប់បំរែបំរួលឧបករណ៍ E-tile របស់អ្នក។ ជំហាននេះគឺស្រេចចិត្ត៖
   • ជ្រើសរើស បើកដំណើរការអាដាប់ធ័រផ្ទុកជម្រើស IP ទន់។
   • ចំណាំ៖ អ្នកត្រូវតែបើកជម្រើស Native PHY Debug Master Endpoint (NPDME) នៅលើផ្ទាំង IP នៅពេលដែលការសម្របសម្រួល PMA ត្រូវបានបើក។
   • ជ្រើសរើសការកំណត់ការសម្របខ្លួន PMA ជាមុនសម្រាប់ការសម្របខ្លួន PMA ជ្រើសរើសប៉ារ៉ាម៉ែត្រ។
   • ចុច PMA Adaptation Preload ដើម្បីផ្ទុកប៉ារ៉ាម៉ែត្រសម្របខ្លួនដំបូង និងបន្ត។
   • បញ្ជាក់ចំនួននៃការកំណត់រចនាសម្ព័ន្ធ PMA ដើម្បីគាំទ្រនៅពេលដែលការកំណត់រចនាសម្ព័ន្ធ PMA ច្រើនត្រូវបានបើកដោយប្រើចំនួនប៉ារ៉ាម៉ែត្រកំណត់រចនាសម្ព័ន្ធ PMA ។
   • ជ្រើសរើសការកំណត់រចនាសម្ព័ន្ធ PMA ដើម្បីផ្ទុក ឬរក្សាទុកដោយប្រើ ជ្រើសរើសការកំណត់រចនាសម្ព័ន្ធ PMA ដើម្បីផ្ទុក ឬរក្សាទុក។
   • ចុច Load adaptation ពីការកំណត់រចនាសម្ព័ន្ធ PMA ដែលបានជ្រើសរើស ដើម្បីផ្ទុកការកំណត់រចនាសម្ព័ន្ធ PMA ដែលបានជ្រើសរើស។
   • សម្រាប់ព័ត៌មានបន្ថែមអំពីប៉ារ៉ាម៉ែត្រនៃការបន្សាំ PMA សូមមើលក្រឡាអ៊ី
     មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់ Transceiver PHY ។
8. នៅលើ Example ផ្ទាំង Design ជ្រើសរើសជម្រើស Simulation ដើម្បីបង្កើត testbench ហើយជ្រើសរើស Synthesis option ដើម្បីបង្កើត hardware exampការរចនាឡេ។
   • ចំណាំ៖ អ្នក​ត្រូវ​តែ​ជ្រើស​រើស​យ៉ាង​ហោច​ណាស់​មួយ​ក្នុង​ចំណោម​ជម្រើស​នៃ​ការ​ក្លែង​ធ្វើ​ឬ​សំយោគ​បង្កើត​ Example រចនា Files.
9. សម្រាប់ទ្រង់ទ្រាយ HDL ដែលបានបង្កើត សូមជ្រើសរើស Verilog ឬ VHDL ។
10. សម្រាប់កញ្ចប់អភិវឌ្ឍន៍គោលដៅ ជ្រើសរើសជម្រើសសមស្រប។
    • ចំណាំ៖ ជម្រើស Intel Agilex 7 F-Series Transceiver SoC Development Kit គឺអាចប្រើបានតែនៅពេលដែលគម្រោងរបស់អ្នកបញ្ជាក់ឈ្មោះឧបករណ៍ Intel Agilex 7 ដោយចាប់ផ្តើមជាមួយ AGFA012 ឬ AGFA014។ នៅពេលអ្នកជ្រើសរើសជម្រើសឧបករណ៍អភិវឌ្ឍន៍ ការកំណត់ម្ជុលត្រូវបានកំណត់យោងទៅតាមលេខផ្នែកឧបករណ៍ Intel Agilex 7 Development Kit AGFB014R24A2E2V ហើយអាចខុសគ្នាពីឧបករណ៍ដែលអ្នកបានជ្រើសរើស។ ប្រសិនបើអ្នកមានបំណងសាកល្បងការរចនាលើផ្នែករឹងនៅលើ PCB ផ្សេង សូមជ្រើសរើសជម្រើសគ្មាន ហើយធ្វើការកំណត់ម្ជុលដែលសមស្របនៅក្នុង .qsf file.
11. ចុចបង្កើត Exampឡេ រចនា។ The Select Exampបង្អួចបញ្ជីឈ្មោះរចនាលេចឡើង។
12. ប្រសិនបើអ្នកចង់កែប្រែការរចនា example ផ្លូវថត ឬឈ្មោះពីលំនាំដើមដែលបានបង្ហាញ (uflex_ilk_0_example_design) រកមើលផ្លូវថ្មី ហើយវាយ ex design ថ្មី។ampឈ្មោះ​ថត។
13. ចុចយល់ព្រម។

ព័ត៌មានពាក់ព័ន្ធ

• ការណែនាំអ្នកប្រើប្រាស់ Intel Agilex 7 F-Series Transceiver-SoC Development Kit
• E-tile Transceiver PHY មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

ការក្លែងធ្វើការរចនា Exampនៅ Testbench
សូមមើល Interlaken (ជំនាន់ទី 2) Hardware Design Example ប្លុកកម្រិតខ្ពស់សម្រាប់បំរែបំរួលនៃរបៀប NRZ អ៊ី-ក្បឿង និង Interlaken (ជំនាន់ទី 2) ការរចនាផ្នែករឹង Example ប្លុកកម្រិតខ្ពស់សម្រាប់ E-tile PAM4 Mode Variations block diagrams of the simulation testbench។
រូបភាពទី 8 ។ នីតិវិធី

សូមអនុវត្តតាមជំហានទាំងនេះ ដើម្បីក្លែងធ្វើតុល្យការ៖

1. នៅប្រអប់បញ្ចូលពាក្យបញ្ជា ប្តូរទៅថតសាកល្បងសាកល្បង។ ថតគឺample_installation_dir>/example_design/testbench សម្រាប់ឧបករណ៍ Intel Agilex 7 ។
2. ដំណើរការស្គ្រីបក្លែងធ្វើសម្រាប់កម្មវិធីក្លែងធ្វើដែលបានគាំទ្រតាមជម្រើសរបស់អ្នក។ ស្គ្រីបចងក្រង និងដំណើរការ testbench នៅក្នុងម៉ាស៊ីនក្លែងធ្វើ។ ស្គ្រីបរបស់អ្នកគួរពិនិត្យមើលថាចំនួន SOP និង EOP ត្រូវគ្នាបន្ទាប់ពីការក្លែងធ្វើបានបញ្ចប់។ សូមមើលតារាង ជំហានដើម្បីដំណើរការការក្លែងធ្វើ។

តារាង 4 ។ ជំហានដើម្បីដំណើរការការក្លែងធ្វើ

ក្លែងធ្វើ	សេចក្តីណែនាំ
ModelSim SE ឬ QuestaSim	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ -do vlog_pro.do ប្រសិនបើអ្នកចូលចិត្តក្លែងធ្វើដោយមិនបង្ហាញ ModelSim GUI វាយ vsim -c -do vlog_pro.do
វីស៊ីអេស	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh vcstest.sh
សេស្យូម	នៅក្នុងបន្ទាត់ពាក្យបញ្ជាវាយ sh xcelium.sh

វិភាគលទ្ធផល។ ការក្លែងធ្វើដោយជោគជ័យផ្ញើ និងទទួលកញ្ចប់ព័ត៌មាន ហើយបង្ហាញ “ការសាកល្បងឆ្លងកាត់”។
កៅអីសាកល្បងសម្រាប់ការរចនា ឧample បំពេញកិច្ចការដូចខាងក្រោមៈ

• Instantiates the Interlaken (ជំនាន់ទី 2) Intel FPGA IP ។
• បោះពុម្ពស្ថានភាព PHY ។
• ពិនិត្យមើលការធ្វើសមកាលកម្មមេតាហ្វ្រេម (SYNC_LOCK) និងព្រំដែនពាក្យ (ប្លុក) (WORD_LOCK) ។
• រង់ចាំសម្រាប់ផ្លូវនីមួយៗដែលត្រូវចាក់សោ និងតម្រឹម។
• ចាប់ផ្តើមបញ្ជូនកញ្ចប់ព័ត៌មាន។
• ពិនិត្យស្ថិតិកញ្ចប់ព័ត៌មាន៖
  • កំហុស CRC24
  • SOPs
  • EOPs

សampលទ្ធផល le បង្ហាញពីការសាកល្បងសាកល្បងជោគជ័យក្នុងរបៀប Interlaken៖

ចំណាំ៖ ការរចនា Interlaken ឧample simulation testbench ផ្ញើ 100 កញ្ចប់ហើយទទួលបាន 100 កញ្ចប់។ សampលទ្ធផល le បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យនៅក្នុងរបៀប Interlaken Look-aside៖

ចំណាំ៖ ចំនួនកញ្ចប់ព័ត៌មាន (SOPs និង EOPs) ប្រែប្រួលក្នុងមួយផ្លូវក្នុង Interlaken Lookaside design example ការក្លែងធ្វើ sample ទិន្នផល។
ព័ត៌មានពាក់ព័ន្ធ
ការរចនាផ្នែករឹង Example សមាសភាគនៅទំព័រ 6

ការចងក្រង និងកំណត់រចនាសម្ព័ន្ធ Example ក្នុង Hardware
រូបភាពទី 9 ។ នីតិវិធី

ដើម្បីចងក្រង និងដំណើរការការសាកល្បងបង្ហាញនៅលើ hardware exampរចនា ធ្វើតាមជំហានទាំងនេះ៖

1. ត្រូវប្រាកដថាផ្នែករឹង ឧampជំនាន់រចនាបានបញ្ចប់ហើយ។
2. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition សូមបើកគម្រោង Intel Quartus Primeample_installation_dir>/example_design/quartus/ ឧample_design.qpf> ។
3. នៅលើម៉ឺនុយដំណើរការសូមចុចចាប់ផ្តើមការចងក្រង។
4. បន្ទាប់ពីការចងក្រងដោយជោគជ័យ a .sof file មាននៅក្នុងថតដែលបានបញ្ជាក់របស់អ្នក។ អនុវត្តតាមជំហានទាំងនេះ ដើម្បីរៀបចំកម្មវិធី Hardware exampការរចនានៅលើឧបករណ៍ Intel Agilex 7៖
   • ក. ភ្ជាប់ Intel Agilex 7 F-Series Transceiver-SoC Development Kit ទៅកុំព្យូទ័រម៉ាស៊ីន។
   • ខ. បើកដំណើរការកម្មវិធី Clock Control ដែលជាផ្នែកមួយនៃឧបករណ៍អភិវឌ្ឍន៍ ហើយកំណត់ប្រេកង់ថ្មីសម្រាប់ការរចនា exampលេ ខាងក្រោមនេះគឺជាការកំណត់ប្រេកង់នៅក្នុងកម្មវិធី Clock Control៖
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- កំណត់ទៅតម្លៃនៃ pll_ref_clk(1) តាមតម្រូវការការរចនារបស់អ្នក។
   • គ. នៅលើ Tools menu ចុច Programmer ។
   • ឃ. នៅក្នុង Programmer ចុច Hardware Setup។
   • អ៊ី ជ្រើសរើសឧបករណ៍សរសេរកម្មវិធី។
   • f. ជ្រើសរើស និងបន្ថែម Intel Agilex 7 F-Series Transceiver-SoC Development Kit ដែលវគ្គ Intel Quartus Prime របស់អ្នកអាចភ្ជាប់បាន។
   • g. ត្រូវប្រាកដថារបៀបត្រូវបានកំណត់ទៅ JTAG.
   • h ជ្រើសរើសឧបករណ៍ Intel Agilex 7 ហើយចុច បន្ថែមឧបករណ៍។ អ្នកសរសេរកម្មវិធីបង្ហាញដ្យាក្រាមប្លុកនៃការតភ្ជាប់រវាងឧបករណ៍នៅលើក្តាររបស់អ្នក។
   • ខ្ញុំ នៅក្នុងជួរជាមួយ .sof របស់អ្នក សូមធីកប្រអប់សម្រាប់ .sof ។
   • j. ធីកប្រអប់នៅក្នុងជួរឈរកម្មវិធី/កំណត់រចនាសម្ព័ន្ធ។
   • k ចុចចាប់ផ្តើម។

ព័ត៌មានពាក់ព័ន្ធ

• ការសរសេរកម្មវិធីឧបករណ៍ Intel FPGA នៅលើទំព័រ 0
• ការវិភាគ និងបំបាត់កំហុសការរចនាជាមួយ System Console
• ការណែនាំអ្នកប្រើប្រាស់ Intel Agilex 7 F-Series Transceiver-SoC Development Kit

ការសាកល្បងការរចនាផ្នែករឹង Example
បន្ទាប់ពីអ្នកចងក្រង Interlaken (ជំនាន់ទី 2) Intel FPGA IP core design example និងកំណត់រចនាសម្ព័ន្ធឧបករណ៍របស់អ្នក អ្នកអាចប្រើ System Console ដើម្បីរៀបចំកម្មវិធី IP core និងការចុះឈ្មោះស្នូល PHY IP ស្នូលដែលបានបង្កប់របស់វា។

អនុវត្តតាមជំហានទាំងនេះ ដើម្បីបង្ហាញ System Console និងសាកល្បងការរចនាផ្នែករឹងampលេ៖

1. នៅក្នុងកម្មវិធី Intel Quartus Prime Pro Edition នៅលើ Tools menu ចុច System Debugging Tools ➤ System Console។
2. ផ្លាស់ប្តូរទៅample_installation_dir> ឧample_design/ hwtest directory ។
3. ដើម្បីបើកការតភ្ជាប់ទៅ JTAG មេ វាយពាក្យបញ្ជាខាងក្រោម៖ ប្រភព sysconsole_testbench.tcl
4. អ្នកអាចបើករបៀបរង្វិលជុំសៀរៀលខាងក្នុងដោយប្រើ ឧampពាក្យបញ្ជា le:
   • ក. ស្ថានភាព៖ បោះពុម្ពព័ត៌មានស្ថានភាពទូទៅ។
   • ខ. sys_reset៖ កំណត់ប្រព័ន្ធឡើងវិញ។
   • គ. loop_on៖ បើក​ការ​រង្វិលជុំ​សៀរៀល​ខាងក្នុង។
   • ឃ. រត់_ឧample_design៖ ដំណើរការការរចនា exampលេ
   • ចំណាំ៖ អ្នកត្រូវតែដំណើរការពាក្យបញ្ជា loop_on មុនពេល run_exampពាក្យបញ្ជា le_design ។ run_example_design ដំណើរការពាក្យបញ្ជាខាងក្រោមតាមលំដាប់លំដោយ៖ sys_reset->stat->gen_on->stat->gen_off ។
   • ចំណាំ៖ នៅពេលអ្នកជ្រើសរើសជម្រើស Enable adaptation load soft IP នោះ run_exampពាក្យបញ្ជា le_design អនុវត្តការក្រិតតាមខ្នាតការសម្របសម្រួលដំបូងនៅលើផ្នែក RX ដោយដំណើរការពាក្យបញ្ជា run_load_PMA_configuration ។
5. អ្នក​អាច​បិទ​របៀប​រង្វិលជុំ​សៀរៀល​ខាងក្នុង​ដោយ​ប្រើ​ការរចនា​ដូច​ខាងក្រោមampឡេបញ្ជា៖
   • ក. loop_off៖ បិទ​ការ​ត្រឡប់​សៀរៀល​ខាងក្នុង។
6. អ្នកអាចសរសេរកម្មវិធីស្នូល IP ជាមួយនឹងការរចនាបន្ថែមដូចខាងក្រោមampពាក្យបញ្ជា le:
   • ក. gen_on៖ បើកដំណើរការម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
   • ខ. gen_off៖ បិទដំណើរការម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
   • គ. run_test_loop៖ ដំណើរការតេស្តសម្រាប់ ដងសម្រាប់បំរែបំរួល E-tile NRZ និង PAM4 ។
   • ឃ. clear_err៖ ជម្រះរាល់កំហុសស្អិត។
   • អ៊ី set_test_mode ៖ រៀបចំការធ្វើតេស្តដើម្បីដំណើរការក្នុងរបៀបជាក់លាក់មួយ។
   • f. get_test_mode៖ បោះពុម្ពរបៀបសាកល្បងបច្ចុប្បន្ន។
   • g. set_burst_size ៖ កំណត់​ទំហំ​ផ្ទុះ​ជា​បៃ។
   • h get_burst_size៖ បោះពុម្ពព័ត៌មានទំហំផ្ទុះ។

ការធ្វើតេស្តជោគជ័យបោះពុម្ពសារ HW_TEST:PASS ។ ខាង​ក្រោម​នេះ​គឺ​ជា​លក្ខណៈ​វិនិច្ឆ័យ​ឆ្លង​កាត់​សម្រាប់​ការ​ធ្វើ​តេស្ត៖

• មិនមានកំហុសសម្រាប់ CRC32, CRC24 និងឧបករណ៍ពិនិត្យទេ។
• SOPs និង EOPs ដែលត្រូវបានបញ្ជូនគួរតែត្រូវគ្នាជាមួយការទទួល។

សampលទ្ធផល le បង្ហាញពីការដំណើរការសាកល្បងដោយជោគជ័យនៅក្នុងរបៀប Interlaken៖

ការធ្វើតេស្តជោគជ័យបោះពុម្ព HW_TEST : សារ PASS ។ ខាង​ក្រោម​នេះ​គឺ​ជា​លក្ខណៈ​វិនិច្ឆ័យ​ឆ្លង​កាត់​សម្រាប់​ការ​ធ្វើ​តេស្ត៖

• មិនមានកំហុសសម្រាប់ CRC32, CRC24 និងឧបករណ៍ពិនិត្យទេ។
• SOPs និង EOPs ដែលត្រូវបានបញ្ជូនគួរតែត្រូវគ្នាជាមួយការទទួល។

សampលទ្ធផល le បង្ហាញពីដំណើរការសាកល្បងជោគជ័យនៅក្នុងរបៀប Interlaken Lookaside៖

រចនា Exampការពិពណ៌នា

ការរចនា example បង្ហាញពីមុខងារនៃស្នូល IP របស់ Interlaken ។

ព័ត៌មានពាក់ព័ន្ធ
Interlaken (ជំនាន់ទី 2) ការណែនាំអ្នកប្រើប្រាស់ FPGA IP

រចនា Example ឥរិយាបទ
ដើម្បីសាកល្បងការរចនានៅក្នុងផ្នែករឹង សូមវាយពាក្យបញ្ជាខាងក្រោមនៅក្នុង System Console::

1. ប្រភពនៃការដំឡើង file:
   • ប្រភព %ample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. ដំណើរការការសាកល្បង៖
   • % run_example_design
3. ការរចនាផ្នែករឹង Interlaken (ជំនាន់ទី 2) ឧample បំពេញជំហានដូចខាងក្រោមៈ
   • ក. កំណត់ IP របស់ Interlaken (ជំនាន់ទី 2) ឡើងវិញ។
   • ខ. កំណត់រចនាសម្ព័ន្ធ IP របស់ Interlaken (ជំនាន់ទី 2) នៅក្នុងរបៀបរង្វិលជុំខាងក្នុង។
   • គ. ផ្ញើកញ្ចប់ព័ត៌មាន Interlaken ដែលមានទិន្នន័យដែលបានកំណត់ជាមុននៅក្នុងបន្ទុកទៅកាន់ចំណុចប្រទាក់ផ្ទេរទិន្នន័យអ្នកប្រើប្រាស់ TX នៃស្នូល IP ។
   • ឃ. ពិនិត្យកញ្ចប់ដែលបានទទួល និងរាយការណ៍ពីស្ថានភាព។ កម្មវិធីពិនិត្យកញ្ចប់ព័ត៌មានរួមបញ្ចូលក្នុងការរចនាផ្នែករឹង ឧample ផ្តល់នូវសមត្ថភាពត្រួតពិនិត្យកញ្ចប់ព័ត៌មានមូលដ្ឋានដូចខាងក្រោមៈ
     • ពិនិត្យមើលថាលំដាប់កញ្ចប់ព័ត៌មានដែលបានបញ្ជូនគឺត្រឹមត្រូវ។
     • ពិនិត្យមើលថាទិន្នន័យដែលទទួលបានត្រូវគ្នានឹងតម្លៃដែលរំពឹងទុកដោយធានាទាំងការចាប់ផ្តើមនៃកញ្ចប់ព័ត៌មាន (SOP) និងចុងបញ្ចប់នៃកញ្ចប់ព័ត៌មាន (EOP) តម្រឹមខណៈពេលដែលទិន្នន័យកំពុងត្រូវបានបញ្ជូន និងទទួល។

សញ្ញាចំណុចប្រទាក់
តារាង 5 ។ រចនា Example សញ្ញាចំណុចប្រទាក់

ឈ្មោះច្រក	ទិសដៅ	ទទឹង (ប៊ីត)	ការពិពណ៌នា
mgmt_clk	បញ្ចូល	1	ការបញ្ចូលនាឡិកាប្រព័ន្ធ។ ប្រេកង់នាឡិកាត្រូវតែ 100 MHz ។
pll_ref_clk / pll_ref_clk[1:0](2)	បញ្ចូល	៥/៥	នាឡិកាយោងឧបករណ៍បញ្ជូន។ ជំរុញ RX CDR PLL ។
បន្ត…

ឈ្មោះច្រក	ទិសដៅ	ទទឹង (ប៊ីត)	ការពិពណ៌នា
			pll_ref_clk[1] អាចប្រើបានតែនៅពេលដែលអ្នកបើក រក្សាទុកដែលមិនប្រើ ចំណាំ៖ បណ្តាញបញ្ជូនសម្រាប់ PAM4 ប៉ារ៉ាម៉ែត្រនៅក្នុងទម្រង់ E-tile PAM4 បំរែបំរួល IP ។
rx_pin	បញ្ចូល	ចំនួនផ្លូវ	ម្ជុលទិន្នន័យអ្នកទទួល SERDES ។
tx_pin	ទិន្នផល	ចំនួនផ្លូវ	បញ្ជូនម្ជុលទិន្នន័យ SERDES ។
rx_pin_n	បញ្ចូល	ចំនួនផ្លូវ	ម្ជុលទិន្នន័យអ្នកទទួល SERDES ។ សញ្ញានេះអាចប្រើបានតែនៅក្នុងបំរែបំរួលឧបករណ៍ E-tile PAM4 ប៉ុណ្ណោះ។
tx_pin_n	ទិន្នផល	ចំនួនផ្លូវ	បញ្ជូនម្ជុលទិន្នន័យ SERDES ។ សញ្ញានេះអាចប្រើបានតែនៅក្នុងបំរែបំរួលឧបករណ៍ E-tile PAM4 ប៉ុណ្ណោះ។
mac_clk_pll_ref	បញ្ចូល	1	សញ្ញានេះត្រូវតែត្រូវបានជំរុញដោយ PLL ហើយត្រូវតែប្រើប្រភពនាឡិកាដូចគ្នាដែលជំរុញ pll_ref_clk ។ សញ្ញានេះអាចប្រើបានតែនៅក្នុងបំរែបំរួលឧបករណ៍ E-tile PAM4 ប៉ុណ្ណោះ។
usr_pb_reset_n	បញ្ចូល	1	កំណត់ប្រព័ន្ធឡើងវិញ។

ព័ត៌មានពាក់ព័ន្ធ
សញ្ញាចំណុចប្រទាក់

ចុះឈ្មោះផែនទី
ចំណាំ៖ • Design Exampអាសយដ្ឋានចុះឈ្មោះ le ចាប់ផ្តើមដោយ 0x20** ខណៈពេលដែលអាសយដ្ឋានចុះឈ្មោះស្នូល Interlaken IP ចាប់ផ្តើមដោយ 0x10** ។

• លេខកូដចូលប្រើ៖ RO-Read Only, និង RW-Read/Write។
• កុងសូលប្រព័ន្ធអានការរចនា example ចុះឈ្មោះ និងរាយការណ៍ពីស្ថានភាពសាកល្បងនៅលើអេក្រង់។

តារាង 6 ។ រចនា Example ចុះឈ្មោះផែនទីសម្រាប់ Interlaken Design Example

អុហ្វសិត	ឈ្មោះ	ការចូលប្រើ	ការពិពណ៌នា
ម៉ោង ៨.០០	កក់ទុក
ម៉ោង ៨.០០	កក់ទុក
ម៉ោង ៨.០០	កំណត់ប្រព័ន្ធ PLL ឡើងវិញ	RO	ប៊ីតខាងក្រោមបង្ហាញពីការស្នើសុំកំណត់ប្រព័ន្ធ PLL និងបើកតម្លៃឡើងវិញ៖ • ប៊ីត [0] – sys_pll_rst_req • ប៊ីត [1] – sys_pll_rst_en
ម៉ោង ៨.០០	បានតម្រឹមផ្លូវ RX	RO	ចង្អុលបង្ហាញការតម្រឹមផ្លូវ RX ។
ម៉ោង ៨.០០	WORD ត្រូវបានចាក់សោ	RO	[NUM_LANES–1:0] – ពាក្យ (ប្លុក) ការកំណត់ព្រំដែន។
បន្ត…

នៅពេលអ្នកបើករក្សាទុកឆានែលបញ្ជូនដែលមិនប្រើសម្រាប់ប៉ារ៉ាម៉ែត្រ PAM4 ច្រកនាឡិកាយោងបន្ថែមត្រូវបានបន្ថែម ដើម្បីការពារឆានែល PAM4 slave ដែលមិនបានប្រើ។

អុហ្វសិត	ឈ្មោះ	ការចូលប្រើ	ការពិពណ៌នា
ម៉ោង ៨.០០	សមកាលកម្មត្រូវបានចាក់សោ	RO	[NUM_LANES–1:0] – ការធ្វើសមកាលកម្ម Metaframe ។
៨.០៦-៨.០៩	ចំនួនកំហុស CRC32	RO	បង្ហាញពីចំនួនកំហុស CRC32 ។
ម៉ោង ៨ ព្រឹក	ចំនួនកំហុស CRC24	RO	បង្ហាញពីចំនួនកំហុស CRC24 ។
ម៉ោង ៨ ព្រឹក	សញ្ញាហូរហៀរ/ក្រោម	RO	ប៊ីតខាងក្រោមបង្ហាញ៖ • ប៊ីត [3] – សញ្ញាលំហូរ TX • ប៊ីត [2] – សញ្ញាលំហូរ TX • ប៊ីត [1] – សញ្ញាហូរហៀរ RX
៨ ម៉ោង ០ ស៊ី	រាប់ SOP	RO	បង្ហាញពីចំនួន SOP ។
ម៉ោង ៨ យប់	ចំនួន EOP	RO	បង្ហាញពីចំនួន EOP
៨ ម៉ោង ០ អ៊ី	កំហុសរាប់	RO	បង្ហាញពីចំនួនកំហុសខាងក្រោម៖ • ការបាត់បង់ការតម្រឹមផ្លូវ • ពាក្យគ្រប់គ្រងខុសច្បាប់ • គំរូស៊ុមខុសច្បាប់ • បាត់សូចនាករ SOP ឬ EOP
8'h0F	send_data_mm_clk	RW	សរសេរ 1 ទៅប៊ីត [0] ដើម្បីបើកសញ្ញាម៉ាស៊ីនភ្លើង។
ម៉ោង ៨.០០	កំហុសកម្មវិធីពិនិត្យ		បង្ហាញ​កំហុស​អ្នក​ពិនិត្យ។ (កំហុសទិន្នន័យ SOP កំហុសលេខឆានែល និងកំហុសទិន្នន័យ PLD)
ម៉ោង ៨.០០	ចាក់សោប្រព័ន្ធ PLL	RO	ប៊ីត [0] បង្ហាញពីសូចនាករចាក់សោ PLL ។
ម៉ោង ៨.០០	ចំនួន TX SOP	RO	បង្ហាញពីចំនួន SOP ដែលបង្កើតដោយម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
ម៉ោង ៨.០០	ចំនួន TX EOP	RO	បង្ហាញពីចំនួន EOP ដែលបង្កើតដោយម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
ម៉ោង ៨.០០	កញ្ចប់បន្ត	RW	សរសេរ 1 ទៅប៊ីត [0] ដើម្បីបើកកញ្ចប់ព័ត៌មានបន្ត។
ម៉ោង ៨.០០	ការរាប់កំហុស ECC	RO	ចង្អុលបង្ហាញចំនួនកំហុស ECC ។
ម៉ោង ៨.០០	ECC បានកែចំនួនកំហុស	RO	បង្ហាញចំនួននៃកំហុស ECC ដែលបានកែ។

រចនា Example ចុះឈ្មោះផែនទីសម្រាប់ Interlaken Look-aside Design Example
ប្រើផែនទីចុះឈ្មោះនេះ នៅពេលអ្នកបង្កើត ex designample បើកដំណើរការប៉ារ៉ាម៉ែត្រមុខងារ Interlaken Look-aside បានបើក។

អុហ្វសិត	ឈ្មោះ	ការចូលប្រើ	ការពិពណ៌នា
ម៉ោង ៨.០០	កក់ទុក
ម៉ោង ៨.០០	កំណត់ការប្រឆាំងឡើងវិញ	RO	សរសេរ 1 ទៅ ប៊ីត [0] ដើម្បីជម្រះ TX និង RX counter ស្មើគ្នា។
ម៉ោង ៨.០០	កំណត់ប្រព័ន្ធ PLL ឡើងវិញ	RO	ប៊ីតខាងក្រោមបង្ហាញពីការស្នើសុំកំណត់ប្រព័ន្ធ PLL និងបើកតម្លៃឡើងវិញ៖ • ប៊ីត [0] – sys_pll_rst_req • ប៊ីត [1] – sys_pll_rst_en
ម៉ោង ៨.០០	បានតម្រឹមផ្លូវ RX	RO	ចង្អុលបង្ហាញការតម្រឹមផ្លូវ RX ។
ម៉ោង ៨.០០	WORD ត្រូវបានចាក់សោ	RO	[NUM_LANES–1:0] – ពាក្យ (ប្លុក) ការកំណត់ព្រំដែន។
ម៉ោង ៨.០០	សមកាលកម្មត្រូវបានចាក់សោ	RO	[NUM_LANES–1:0] – ការធ្វើសមកាលកម្ម Metaframe ។
៨.០៦-៨.០៩	ចំនួនកំហុស CRC32	RO	បង្ហាញពីចំនួនកំហុស CRC32 ។
ម៉ោង ៨ ព្រឹក	ចំនួនកំហុស CRC24	RO	បង្ហាញពីចំនួនកំហុស CRC24 ។
បន្ត…

អុហ្វសិត	ឈ្មោះ	ការចូលប្រើ	ការពិពណ៌នា
ម៉ោង ៨ ព្រឹក	កក់ទុក
៨ ម៉ោង ០ ស៊ី	រាប់ SOP	RO	បង្ហាញពីចំនួន SOP ។
ម៉ោង ៨ យប់	ចំនួន EOP	RO	បង្ហាញពីចំនួន EOP
៨ ម៉ោង ០ អ៊ី	កំហុសរាប់	RO	បង្ហាញពីចំនួនកំហុសខាងក្រោម៖ • ការបាត់បង់ការតម្រឹមផ្លូវ • ពាក្យគ្រប់គ្រងខុសច្បាប់ • គំរូស៊ុមខុសច្បាប់ • បាត់សូចនាករ SOP ឬ EOP
8'h0F	send_data_mm_clk	RW	សរសេរ 1 ទៅប៊ីត [0] ដើម្បីបើកសញ្ញាម៉ាស៊ីនភ្លើង។
ម៉ោង ៨.០០	កំហុសកម្មវិធីពិនិត្យ	RO	បង្ហាញ​កំហុស​អ្នក​ពិនិត្យ។ (កំហុសទិន្នន័យ SOP កំហុសលេខឆានែល និងកំហុសទិន្នន័យ PLD)
ម៉ោង ៨.០០	ចាក់សោប្រព័ន្ធ PLL	RO	ប៊ីត [0] បង្ហាញពីសូចនាករចាក់សោ PLL ។
ម៉ោង ៨.០០	ការរាប់រយៈពេលពន្យារ	RO	បង្ហាញពីចំនួននៃភាពយឺតយ៉ាវ។
ម៉ោង ៨.០០	ចំនួន TX SOP	RO	បង្ហាញពីចំនួន SOP ដែលបង្កើតដោយម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
ម៉ោង ៨.០០	ចំនួន TX EOP	RO	បង្ហាញពីចំនួន EOP ដែលបង្កើតដោយម៉ាស៊ីនបង្កើតកញ្ចប់ព័ត៌មាន។
ម៉ោង ៨.០០	កញ្ចប់បន្ត	RO	សរសេរ 1 ទៅប៊ីត [0] ដើម្បីបើកកញ្ចប់ព័ត៌មានបន្ត។
ម៉ោង ៨.០០	បញ្ជរ TX និង RX ស្មើគ្នា	RW	បង្ហាញថា បញ្ជរ TX និង RX គឺស្មើគ្នា។
ម៉ោង ៨.០០	បើកភាពយឺតយ៉ាវ	WO	សរសេរពី 1 ទៅប៊ីត [0] ដើម្បីបើកការវាស់វែងភាពយឺតយ៉ាវ។
ម៉ោង ៨.០០	ភាពយឺតយ៉ាវរួចរាល់	RO	បង្ហាញថាការវាស់វែងភាពយឺតយ៉ាវគឺរួចរាល់។

Interlaken (ជំនាន់ទី 2) Intel Agilex 7 FPGA IP Design Example បណ្ណសារមគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់

• សម្រាប់កំណែចុងក្រោយបំផុត និងមុននៃការណែនាំអ្នកប្រើប្រាស់នេះ សូមមើល Interlaken (2nd
• ជំនាន់) Intel Agilex 7 FPGA IP Design Exampកំណែ HTML មគ្គុទ្ទេសក៍អ្នកប្រើប្រាស់។ ជ្រើសរើសកំណែហើយចុចទាញយក។ ប្រសិនបើ IP ឬកំណែកម្មវិធីមិនត្រូវបានរាយបញ្ជី ការណែនាំអ្នកប្រើប្រាស់សម្រាប់ IP ឬកំណែកម្មវិធីពីមុនត្រូវបានអនុវត្ត។
• កំណែ IP គឺដូចគ្នាទៅនឹងកំណែកម្មវិធី Intel Quartus Prime Design Suite រហូតដល់ v19.1។ ពី Intel Quartus Prime Design Suite កំណែ 19.2 ឬថ្មីជាងនេះ ស្នូល IP មានគ្រោងការណ៍កំណែ IP ថ្មី។

ប្រវត្តិនៃការកែប្រែឯកសារសម្រាប់ Interlaken (ជំនាន់ទី 2) Intel Agilex 7 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

កំណែឯកសារ	កំណែ Intel Quartus Prime	កំណែ IP	ការផ្លាស់ប្តូរ
2023.06.26	23.2	21.1.1	• បានបន្ថែមការគាំទ្រ VHDL សម្រាប់គំរូសំយោគ និងក្លែងធ្វើ។ • បានធ្វើបច្ចុប្បន្នភាពឈ្មោះគ្រួសារផលិតផលទៅជា “Intel Agilex 7”។
2022.08.03	21.3	20.0.1	បានកែតម្រូវឧបករណ៍ OPN សម្រាប់ Intel Agilex F-Series Transceiver-SoC Development Kit។
2021.10.04	21.3	20.0.1	• បានបន្ថែមការគាំទ្រសម្រាប់កម្មវិធីក្លែងធ្វើ QuestaSim ។ • បានដកការគាំទ្រសម្រាប់ NCSim simulator។
2021.02.24	20.4	20.0.1	• បានបន្ថែមព័ត៌មានអំពីការរក្សាទុកឆានែលបញ្ជូនបន្តដែលមិនប្រើសម្រាប់ PAM4 នៅក្នុងផ្នែក៖ ការរចនាផ្នែករឹង Example សមាសភាគ. • បានបន្ថែមការពិពណ៌នាសញ្ញា pll_ref_clk[1] នៅក្នុងផ្នែក៖ សញ្ញាចំណុចប្រទាក់.
2020.12.14	20.4	20.0.0	• បានធ្វើបច្ចុប្បន្នភាព sample លទ្ធផលតេស្តផ្នែករឹងសម្រាប់របៀប Interlaken និងរបៀប Interlaken Look-aside នៅក្នុងផ្នែក ការសាកល្បងការរចនាផ្នែករឹង Example. • បានធ្វើបច្ចុប្បន្នភាពផែនទីចុះឈ្មោះសម្រាប់ Interlaken Look-aside design example នៅក្នុងផ្នែក ចុះឈ្មោះផែនទី. • បានបន្ថែមលក្ខណៈវិនិច្ឆ័យឆ្លងកាត់សម្រាប់ការដំណើរការសាកល្បងផ្នែករឹងដោយជោគជ័យនៅក្នុងផ្នែក ការសាកល្បងការរចនាផ្នែករឹង Example.
2020.10.16	20.2	19.3.0	ពាក្យបញ្ជាដែលបានកែតម្រូវដើម្បីដំណើរការការក្រិតតាមខ្នាតការសម្របសម្រួលដំបូងនៅផ្នែកខាង RX ក្នុង ការសាកល្បងការរចនាផ្នែករឹង Example ផ្នែក។
2020.06.22	20.2	19.3.0	• ឧample គឺអាចរកបានសម្រាប់របៀប Interlaken Look- aside ។ • ការធ្វើតេស្តផ្នែករឹងនៃការរចនា ឧample គឺអាចរកបានសម្រាប់បំរែបំរួលឧបករណ៍ Intel Agilex ។ • បន្ថែម រូបភាព៖ ដ្យាក្រាមប្លុកកម្រិតខ្ពស់សម្រាប់ Interlaken (ជំនាន់ទី 2) ការរចនា Example. • បានធ្វើបច្ចុប្បន្នភាពផ្នែកខាងក្រោម៖ —   តម្រូវការផ្នែករឹង និងកម្មវិធី —   រចនាសម្ព័ន្ធថត • បានកែប្រែតួលេខខាងក្រោមដើម្បីរួមបញ្ចូលការអាប់ដេតទាក់ទងនឹង Interlaken Look-aside៖ —   រូបភាព៖ Interlaken (ជំនាន់ទី 2) Hardware Design Example ដ្យាក្រាមប្លុកកម្រិតខ្ពស់សម្រាប់បំរែបំរួល E- tile NRZ Mode —   រូបភាព៖ Interlaken (ជំនាន់ទី 2) Hardware Design Example ដ្យាក្រាមប្លុកកម្រិតខ្ពស់សម្រាប់បំរែបំរួល E- tile PAM4 Mode • បានធ្វើបច្ចុប្បន្នភាព រូបភាព៖ កម្មវិធីនិពន្ធប៉ារ៉ាម៉ែត្រ IP.
បន្ត…

កំណែឯកសារ	កំណែ Intel Quartus Prime	កំណែ IP	ការផ្លាស់ប្តូរ
			• បានបន្ថែមព័ត៌មានអំពីការកំណត់ប្រេកង់នៅក្នុងកម្មវិធីគ្រប់គ្រងនាឡិកានៅក្នុងផ្នែក ការចងក្រង និងកំណត់រចនាសម្ព័ន្ធ Example ក្នុង Hardware. • បន្ថែមលទ្ធផលដំណើរការសាកល្បងសម្រាប់ Interlaken Look- ឡែកនៅក្នុងផ្នែកខាងក្រោម៖ —   ការក្លែងធ្វើការរចនា Exampនៅ Testbench —   ការសាកល្បងការរចនាផ្នែករឹង Example • បានបន្ថែមសញ្ញាថ្មីនៅក្នុង សញ្ញាចំណុចប្រទាក់ ផ្នែក៖ - mgmt_clk - rx_pin_n - tx_pin_n — mac_clk_pll_ref • បន្ថែមផែនទីចុះឈ្មោះសម្រាប់ Interlaken Look-aside design exampឡេចូល ផ្នែក៖ ចុះឈ្មោះផែនទី.
2019.09.30	19.3	19.2.1	បានលុប clk100 ។ mgmt_clk បម្រើជានាឡិកាយោងទៅកាន់ IO PLL ក្នុងដូចខាងក្រោម៖ •    រូបភាព៖ Interlaken (ជំនាន់ទី 2) Hardware Design Example ដ្យាក្រាមប្លុកកម្រិតខ្ពស់សម្រាប់បំរែបំរួលរបៀប NRZ ក្បឿងអ៊ី. •    រូបភាព៖ Interlaken (ជំនាន់ទី 2) Hardware Design Example ដ្យាក្រាមប្លុកកម្រិតខ្ពស់សម្រាប់បំរែបំរួលរបៀប E-tile PAM4.
2019.07.01	19.2	19.2	ការចេញផ្សាយដំបូង។

Interlaken (ជំនាន់ទី 2) Intel Agilex® 7 FPGA IP Design Exampសៀវភៅណែនាំអ្នកប្រើប្រាស់

ឯកសារ/ធនធាន

Intel Interlaken ជំនាន់ទី 2 Agilex 7 FPGA IP Design Example [pdf] ការណែនាំអ្នកប្រើប្រាស់ Interlaken ជំនាន់ទី 2 Agilex 7 FPGA IP Design Example, Interlaken, ជំនាន់ទី 2 Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

ឯកសារយោង

• សៀវភៅណែនាំអ្នកប្រើប្រាស់