Intel Interlaken 2.ª generación Agilex 7 FPGA IP Design Example
Información del producto
El núcleo IP FPGA Interlaken (segunda generación) es una característica de la FPGA Intel Agilex 2. Proporciona un banco de pruebas de simulación y un diseño de hardware ex.ampArchivo que admite compilación y pruebas de hardware. El diseño exampEl archivo también está disponible para la función Interlaken Look-aside. El núcleo IP admite el modo NRZ y PAM4 para dispositivos E-tile y genera diseño examparchivos para todas las combinaciones admitidas de número de carriles y velocidades de datos.
Requisitos de hardware y software
El diseño del núcleo IP de Interlaken (2da generación) exampEl archivo requiere el kit de desarrollo de transceptor-SoC Intel Agilex 7 F-Series. Consulte la Guía del usuario del kit de desarrollo para obtener más información.
Estructura de directorios
El Interlaken generado (segunda generación) exampEl diseño incluye los siguientes directorios:
- example_design: Contiene el principal files para el diseño exampel.
- ilk_uflex: Contiene fileEstá relacionado con la opción del modo Look-aside de Interlaken.
- ila_uflex: Contiene fileEstá relacionado con la opción del modo Look-aside de Interlaken (generado solo cuando se selecciona).
Instrucciones de uso del producto
Para utilizar el diseño de núcleo IP FPGA Interlaken (segunda generación) exampes, sigue estos pasos:
- Asegúrese de tener el kit de desarrollo de transceptor-SoC Intel Agilex 7 serie F.
- Compilar el diseño ex.ample usando un simulador.
- Realizar simulación funcional para verificar el diseño.
- Generar el diseño ex.amparchivo usando el editor de parámetros.
- Compilar el diseño ex.amparchivo usando Quartus Prime.
- Realizar pruebas de hardware para validar el diseño.
Nota: La opción del modo Interlaken Look-aside está disponible para su selección en el editor de parámetros IP. Si se selecciona, adicional files se generarán en el directorio “ila_uflex”.
Guía de inicio rápido
- El núcleo IP FPGA de Interlaken (2da generación) proporciona un banco de pruebas de simulación y un diseño de hardware exampArchivo que admite compilación y pruebas de hardware.
- Cuando generas el diseño example, el editor de parmetros crea automticamente el fileEs necesario simular, compilar y probar el diseño en hardware.
- El diseño exampTambién está disponible para la función Interlaken Look-aside.
- El banco de pruebas y el diseño example admite el modo NRZ y PAM4 para dispositivos E-tile.
- El núcleo IP FPGA Interlaken (segunda generación) genera diseño examparchivos para todas las combinaciones admitidas de número de carriles y velocidades de datos.
Figura 1. Pasos de desarrollo para el Design Example
El diseño del núcleo IP de Interlaken (2da generación) example admite las siguientes funciones:
- Modo loopback serie TX a RX interno
- Genera automáticamente paquetes de tamaño fijo
- Capacidades básicas de verificación de paquetes
- Capacidad de usar la consola del sistema para restablecer el diseño con el propósito de volver a probar
- Adaptación PMA
Corporación Intel. Reservados todos los derechos. Intel, el logotipo de Intel y otras marcas de Intel son marcas comerciales de Intel Corporation o sus subsidiarias. Intel garantiza el rendimiento de sus productos semiconductores y FPGA según las especificaciones actuales de acuerdo con la garantía estándar de Intel, pero se reserva el derecho de realizar cambios en cualquier producto y servicio en cualquier momento sin previo aviso. Intel no asume ninguna responsabilidad que surja de la aplicación o el uso de cualquier información, producto o servicio descrito en este documento, excepto que Intel lo acuerde expresamente por escrito. Se recomienda a los clientes de Intel que obtengan la última versión de las especificaciones del dispositivo antes de confiar en cualquier información publicada y antes de realizar pedidos de productos o servicios. *Otros nombres y marcas pueden reclamarse como propiedad de otros.
Figura 2. Diagrama de bloques de alto nivel para Interlaken (segunda generación) Design Example
Información relacionada
- Guía del usuario de FPGA IP de Interlaken (2da generación)
- Notas de la versión de Intel FPGA IP de Interlaken (2.ª generación)
Hardware y software
Requisitos de hardware y software
Para probar el example design, utilice el siguiente hardware y software:
- Software Intel® Quartus® Prime Pro Edición
- Consola del sistema
- Simuladores compatibles:
- Siemens* EDA ModelSim* SE o QuestaSim*
- Sinopsis* VCS*
- Cadencia* Xcelio*
- Kit de desarrollo de transceptor-SoC Intel Agilex® 7 serie F (AGFB014R24A2E2V)
Información relacionada
Guía del usuario del kit de desarrollo SoC-transceptor Intel Agilex 7 serie F
Estructura de directorios
El diseño del núcleo IP de Interlaken (2da generación) example file directorios contienen lo siguiente generado files para el diseño exampel.
Figura 3. Estructura de directorio del Interlaken generado (segunda generación) Exampel diseño
La configuración, simulación y prueba del hardware fileestán ubicados enample_installation_dir>/uflex_ilk_0_example_diseño.
Tabla 1. Interlaken (segunda generación) Diseño de hardware central IP Example File Descripciones Estas fileestán en elample_installation_dir>/uflex_ilk_0_example_design/exampdirectorio le_design/cuarto.
| File Nombres | Descripción |
| example_design.qpf | Proyecto Intel Quartus Prime file. |
| example_design.qsf | Configuración del proyecto Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Restricción de diseño de Synopsis file. Puede copiar y modificar para su propio diseño. |
| sysconsole_testbench.tcl | Principal file para acceder a la consola del sistema |
Tabla 2. Banco de pruebas IP Core de Interlaken (segunda generación) File Descripción
Este file está en elample_installation_dir>/uflex_ilk_0_example_design/exampdirectorio le_design/rtl.
| File Nombre | Descripción |
| top_tb.sv | Banco de pruebas de primer nivel file. |
Tabla 3. Scripts del banco de pruebas IP Core de Interlaken (segunda generación)
Estos fileestán en elample_installation_dir>/uflex_ilk_0_example_design/exampdirectorio le_design/testbench.
| File Nombre | Descripción |
| vcstest.sh | El script VCS para ejecutar el banco de pruebas. |
| vlog_pro.do | El script ModelSim SE o QuestaSim para ejecutar el banco de pruebas. |
| xcelium.sh | El script de Xcelium para ejecutar el banco de pruebas. |
Diseño de hardware exampComponentes
- El exampEl diseño conecta los relojes de referencia del sistema y PLL y los componentes de diseño requeridos. La exampEl diseño del archivo configura el IP Core en modo loopback interno y genera paquetes en la interfaz de transferencia de datos de usuario de IP Core TX. El núcleo de IP envía estos paquetes en la ruta de bucle invertido interno a través del transceptor.
- Después de que el receptor central IP recibe los paquetes en la ruta de loopback, procesa el
- Interlaken empaqueta y transmite en la interfaz de transferencia de datos del usuario RX. La exampEl diseño del archivo comprueba que los paquetes recibidos y transmitidos coincidan.
- El hardware exampEl diseño incluye PLL externos. Puede examinar el texto claro filede s a view sampcódigo que implementa un método posible para conectar PLL externos a la FPGA IP de Interlaken (2da generación).
- El diseño de hardware de Interlaken (2da generación) exampEl archivo incluye los siguientes componentes:
- Interlaken (2.ª generación) FPGA IP
- Generador de paquetes y verificador de paquetes
- JTAG controlador que se comunica con la consola del sistema. Usted se comunica con la lógica del cliente a través de la consola del sistema.
Figura 4. Interlaken (segunda generación) Diseño de hardware ExampDiagrama de bloques de alto nivel para variaciones de modo NRZ de mosaico electrónico
El diseño de hardware de Interlaken (2da generación) exampEl archivo que apunta a variaciones del modo E-tile PAM4 requiere un reloj mac_clkin adicional que genera el IO PLL. Este PLL debe utilizar el mismo reloj de referencia que controla pll_ref_clk.
Figura 5. Interlaken (segunda generación) Diseño de hardware Example Diagrama de bloques de alto nivel para las variaciones del modo E-tile PAM4
Para las variaciones del modo E-tile PAM4, cuando habilita el parámetro Conservar canales de transceptor no utilizados para PAM4, se agrega un puerto de reloj de referencia adicional (pll_ref_clk [1]). Este puerto debe funcionar a la misma frecuencia definida en el editor de parámetros de IP (frecuencia de reloj de referencia para canales preservados). La opción Preservar canales transceptores no utilizados para PAM4 es opcional. El pin y las restricciones relacionadas asignadas a este reloj son visibles en QSF cuando selecciona el kit de desarrollo Intel Stratix® 10 o Intel Agilex 7 para la generación de diseño.
Nota: Para diseño exampEn la simulación, el banco de pruebas siempre define la misma frecuencia para pll_ref_clk[0] y pll_ref_clk[1].
Información relacionada
Guía del usuario del kit de desarrollo SoC-transceptor Intel Agilex 7 serie F
Generación del diseño
Figura 6. Procedimiento
Siga estos pasos para generar el hardware exampdiseño y banco de pruebas:
- En el software Intel Quartus Prime Pro Edition, haga clic en File ➤ Asistente de nuevo proyecto para crear un nuevo proyecto Intel Quartus Prime, o haga clic en File ➤ Abrir proyecto para abrir un proyecto Intel Quartus Prime existente. El asistente le pide que especifique un dispositivo.
- Especifique la familia de dispositivos Intel Agilex 7 y seleccione el dispositivo para su diseño.
- En el catálogo de IP, localice y haga doble clic en Interlaken (2nd Generation) Intel FPGA IP. Aparece la ventana Nueva variante de IP.
- Especificar un nombre de nivel superior para su variación de IP personalizada. El editor de parámetros guarda la configuración de la variación de IP en un file nombrada .ip.
- Haga clic en Aceptar. Aparece el editor de parámetros.
Figura 7. ExampFicha Diseño de archivos en el editor de parámetros IP de Intel FPGA de Interlaken (2.ª generación)
- En la pestaña IP, especifique los parámetros para su variación principal de IP.
- En la pestaña Adaptación de PMA, especifique los parámetros de adaptación de PMA si planea utilizar la adaptación de PMA para las variaciones de su dispositivo E-tile. Este paso es opcional:
- Seleccione Habilitar la opción IP suave de carga de adaptación.
- Nota: Debe habilitar la opción Habilitar punto final maestro de depuración PHY nativo (NPDME) en la pestaña IP cuando la adaptación de PMA está habilitada.
- Seleccione un ajuste preestablecido de adaptación de PMA para la adaptación de PMA. Seleccione el parámetro.
- Haga clic en Precarga de adaptación de PMA para cargar los parámetros de adaptación inicial y continua.
- Especifique la cantidad de configuraciones de PMA que se admitirán cuando se habilitan varias configuraciones de PMA mediante el parámetro Número de configuración de PMA.
- Seleccione qué configuración de PMA cargar o almacenar usando Seleccione una configuración de PMA para cargar o almacenar.
- Haga clic en Cargar adaptación de la configuración de PMA seleccionada para cargar los ajustes de configuración de PMA seleccionados.
- Para obtener más información sobre los parámetros de adaptación de PMA, consulte el E-tile
Guía del usuario del transceptor PHY.
- en el example pestaña Diseño, seleccione la opción Simulación para generar el banco de pruebas y seleccione la opción Síntesis para generar el hardware exampdiseño.
- Nota: Debes seleccionar al menos una de las opciones de Simulación o Síntesis generar el Exampel diseño Files.
- Para formato HDL generado, seleccione Verilog o VHDL.
- Para el kit de desarrollo de Target, seleccione la opción adecuada.
- Nota: La opción del kit de desarrollo SoC del transceptor Intel Agilex 7 serie F solo está disponible cuando su proyecto especifica el nombre del dispositivo Intel Agilex 7 que comienza con AGFA012 o AGFA014. Cuando selecciona la opción Kit de desarrollo, las asignaciones de pines se configuran de acuerdo con el número de pieza del dispositivo del kit de desarrollo Intel Agilex 7 AGFB014R24A2E2V y pueden diferir del dispositivo seleccionado. Si tiene la intención de probar el diseño en hardware en una PCB diferente, seleccione la opción Ninguno y realice las asignaciones de pines apropiadas en el archivo .qsf. file.
- Haga clic en Generar Exampel Diseño. El ex selectoampAparece la ventana Directorio de diseño.
- Si desea modificar el diseño exampruta del directorio del archivo o nombre de los valores predeterminados mostrados (uflex_ilk_0_example_design), busque la nueva ruta y escriba el nuevo diseño exampnombre del directorio del archivo.
- Haga clic en Aceptar.
- Guía del usuario del kit de desarrollo SoC-transceptor Intel Agilex 7 serie F
- Guía del usuario PHY del transceptor E-tile
Simulando el Diseño Exampel banco de pruebas
Consulte Interlaken (2da generación) Hardware Design ExampBloque de alto nivel para variaciones de modo E-tile NRZ y diseño de hardware Interlaken (2.ª generación) ExampBloque de alto nivel para diagramas de bloques de variaciones de modo E-tile PAM4 del banco de pruebas de simulación.
Figura 8. Procedimiento
Siga estos pasos para simular el banco de pruebas:
- En el símbolo del sistema, cambie al directorio de simulación del banco de pruebas. El directorio esample_installation_dir>/example_design/ testbench para dispositivos Intel Agilex 7.
- Ejecute el script de simulación para el simulador compatible de su elección. El script compila y ejecuta el banco de pruebas en el simulador. Su secuencia de comandos debe verificar que los recuentos de SOP y EOP coincidan después de que se complete la simulación. Consulte la tabla Pasos para ejecutar la simulación.
Tabla 4. Pasos para ejecutar la simulación
| Simulador | Instrucciones |
| ModelSim SE o QuestaSim | En la línea de comando, escriba -do vlog_pro.do
Si prefiere simular sin abrir la GUI de ModelSim, escriba vsim -c -do vlog_pro.do |
| VCS | En la línea de comando, escriba sh vcstest.sh |
| Xcelio | En la línea de comando, escriba sh xcelium.sh |
Analiza los resultados. Una simulación exitosa envía y recibe paquetes y muestra "Prueba APROBADA".
El banco de pruebas para el diseño example completa las siguientes tareas:
- Instancia la IP Intel FPGA de Interlaken (2da generación).
- Imprime el estado de PHY.
- Comprueba la sincronización de metatramas (SYNC_LOCK) y los límites de palabra (bloque) (WORD_LOCK).
- Espera a que los carriles individuales se bloqueen y alineen.
- Comienza a transmitir paquetes.
- Comprueba las estadísticas de paquetes:
- Errores CRC24
- Procedimientos operativos estándar
- EOP
Los siguientes sampEl resultado ilustra una prueba de simulación exitosa en modo Interlaken:
Nota: El diseño de Interlaken exampEl banco de pruebas de simulación envía 100 paquetes y recibe 100 paquetes. Los siguientesampEl resultado ilustra una ejecución de prueba de simulación exitosa en el modo Interlaken Look-aside:
Nota: La cantidad de paquetes (SOP y EOP) varía según el carril en el diseño Interlaken Lookaside exampla simulaciónamparchivo de salida.
Información relacionada
Diseño de hardware example Componentes en la página 6
Compilación y configuración de Design Examparchivo en hardware
Figura 9. Procedimiento
Para compilar y ejecutar una prueba de demostración en el hardware example diseño, siga estos pasos:
- Asegúrese de hardware exampLa generación del diseño está completa.
- En el software Intel Quartus Prime Pro Edition, abra el proyecto Intel Quartus Primeample_installation_dir>/example_design/quartus/example_diseño.qpf>.
- En el menú Procesamiento, haga clic en Iniciar compilación.
- Después de una compilación exitosa, un .sof file está disponible en su directorio especificado. Siga estos pasos para programar el hardware example diseño en el dispositivo Intel Agilex 7:
- a. Conecte el kit de desarrollo Intel Agilex 7 F-Series Transceiver-SoC a la computadora host.
- b. Inicie la aplicación Clock Control, que forma parte del kit de desarrollo, y establezca nuevas frecuencias para el diseño ex.ample. A continuación se muestra la configuración de frecuencia en la aplicación Clock Control:
- • Si5338 (U37), CLK1-100 MHz
- • Si5338 (U36), CLK2-153.6 MHz
- • Si549 (Y2), OUT: establezca el valor de pll_ref_clk(1) según sus requisitos de diseño.
- C. En el menú Herramientas, haga clic en Programador.
- d. En el Programador, haga clic en Configuración de hardware.
- mi. Seleccione un dispositivo de programación.
- F. Seleccione y agregue el kit de desarrollo de transceptor-SoC Intel Agilex 7 F-Series al que se puede conectar su sesión Intel Quartus Prime.
- gramo. Asegúrese de que Modo esté configurado en JTAG.
- h. Seleccione el dispositivo Intel Agilex 7 y haga clic en Agregar dispositivo. El Programador muestra un diagrama de bloques de las conexiones entre los dispositivos de su placa.
- i. En la fila con su .sof, marque la casilla del .sof.
- j. Marque la casilla en la columna Programar/Configurar.
- k. Haga clic en Iniciar.
Información relacionada
- Programación de dispositivos Intel FPGA en la página 0
- Análisis y depuración de diseños con la consola del sistema
- Guía del usuario del kit de desarrollo SoC-transceptor Intel Agilex 7 serie F
Prueba del diseño de hardware Example
Después de compilar el diseño de núcleo IP Intel FPGA de Interlaken (2.ª generación) exampy configure su dispositivo, puede usar la consola del sistema para programar el núcleo de IP y sus registros de núcleo de IP PHY nativo integrados.
Siga estos pasos para abrir la consola del sistema y probar el diseño del hardware exampen:
- En el software Intel Quartus Prime Pro Edition, en el menú Herramientas, haga clic en Herramientas de depuración del sistema ➤ Consola del sistema.
- Cambiar a laample_installation_dir>exampdirectorio le_design/hwtest.
- Para abrir una conexión a la JTAG master, escriba el siguiente comando: fuente sysconsole_testbench.tcl
- Puede activar el modo de bucle invertido en serie interno con el siguiente diseño exampcomandos le:
- a. stat: Imprime información de estado general.
- b. sys_reset: reinicia el sistema.
- C. loop_on: activa el loopback serial interno.
- d. ejecutar_example_design: Ejecuta el diseño exampel.
- Nota: Debes ejecutar el comando loop_on antes de run_exampcomando le_design. El run_example_design ejecuta los siguientes comandos en una secuencia: sys_reset->stat->gen_on->stat->gen_off.
- Nota: Cuando selecciona la opción Habilitar carga de adaptación IP suave, el comando run_exampEl comando le_design realiza la calibración de adaptación inicial en el lado RX ejecutando el comando run_load_PMA_configuration.
- Puede desactivar el modo de bucle invertido en serie interno con el siguiente diseño example comando:
- a. loop_off: Desactiva el loopback serial interno.
- Puede programar el IP core con el siguiente diseño adicional exampcomandos le:
- a. gen_on: Habilita el generador de paquetes.
- b. gen_off: Desactiva el generador de paquetes.
- C. run_test_loop: ejecuta la prueba para veces para las variaciones de E-tile NRZ y PAM4.
- d. clear_err: borra todos los bits de error persistentes.
- mi. establecer_modo_prueba : configura la prueba para que se ejecute en un modo específico.
- F. get_test_mode: Imprime el modo de prueba actual.
- gramo. set_burst_size : establece el tamaño de ráfaga en bytes.
- h. get_burst_size: imprime información sobre el tamaño de la ráfaga.
La prueba exitosa imprime el mensaje HW_TEST:PASS. A continuación se muestran los criterios de aprobación para una ejecución de prueba:
- Sin errores para CRC32, CRC24 y verificador.
- Los SOP y EOP transmitidos deben coincidir con los recibidos.
Los siguientes sampEl archivo de salida ilustra una ejecución de prueba exitosa en el modo Interlaken:
La prueba exitosa imprime HW_TEST: mensaje PASS. A continuación se muestran los criterios de aprobación para una ejecución de prueba:
- Sin errores para CRC32, CRC24 y verificador.
- Los SOP y EOP transmitidos deben coincidir con los recibidos.
Los siguientes sampEl archivo de salida ilustra una ejecución de prueba exitosa en el modo Interlaken Lookaside:
Ex diseñoample Descripción
El diseño example demuestra las funcionalidades del núcleo IP de Interlaken.
Información relacionada
Guía del usuario de FPGA IP de Interlaken (2da generación)
Ex diseñoampComportamiento
Para probar el diseño en hardware, escriba los siguientes comandos en la consola del sistema:
- Origen de la configuración file:
- % fuenteample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
- Ejecute la prueba:
- % ejecutar_example_design
- El diseño de hardware de Interlaken (2da generación) example completa los siguientes pasos:
- a. Restablece la IP de Interlaken (segunda generación).
- b. Configura la IP de Interlaken (2.ª generación) en modo loopback interno.
- C. Envía un flujo de paquetes Interlaken con datos predefinidos en la carga útil a la interfaz de transferencia de datos del usuario TX del núcleo IP.
- d. Comprueba los paquetes recibidos e informa el estado. El verificador de paquetes incluido en el diseño del hardware ex.ample proporciona las siguientes capacidades básicas de comprobación de paquetes:
- Comprueba que la secuencia de paquetes transmitidos es correcta.
- Comprueba que los datos recibidos coincidan con los valores esperados asegurándose de que tanto el recuento de inicio del paquete (SOP) como el de fin del paquete (EOP) estén alineados mientras se transmiten y reciben los datos.
Señales de interfaz
Tabla 5. Ex diseñoampSeñales de interfaz de archivo
| Nombre del puerto | Dirección | Ancho (bits) | Descripción |
|
mgmt_clk |
Aporte |
1 |
Entrada de reloj del sistema. La frecuencia del reloj debe ser de 100 MHz. |
| pll_ref_clk /
pll_ref_clk[1:0](2) |
Aporte |
1/2 |
Reloj de referencia del transceptor. Conduce el RX CDR PLL. |
| continuado… | |||
| Nombre del puerto | Dirección | Ancho (bits) | Descripción |
| pll_ref_clk[1] solo está disponible cuando habilitas Conservar sin usar
Nota: canales de transceptor para PAM4 parámetro en E-tile PAM4 modo IP variaciones. |
|||
| pin_rx | Aporte | Número de carriles | Pin de datos SERDES del receptor. |
| tx_pin | Producción | Número de carriles | Transmitir pin de datos SERDES. |
|
rx_pin_n |
Aporte |
Número de carriles |
Pin de datos SERDES del receptor.
Esta señal solo está disponible en las variaciones del dispositivo en modo E-tile PAM4. |
|
tx_pin_n |
Producción |
Número de carriles |
Transmitir pin de datos SERDES.
Esta señal solo está disponible en las variaciones del dispositivo en modo E-tile PAM4. |
|
mac_clk_pll_ref |
Aporte |
1 |
Esta señal debe ser impulsada por un PLL y debe usar la misma fuente de reloj que impulsa el pll_ref_clk.
Esta señal solo está disponible en las variaciones del dispositivo en modo E-tile PAM4. |
| usr_pb_reset_n | Aporte | 1 | Reinicio de sistema. |
Información relacionada
Señales de interfaz
Registrar Mapa
Nota: • Diseño ExampLa dirección de registro del archivo comienza con 0x20**, mientras que la dirección de registro central de Interlaken IP comienza con 0x10**.
- Código de acceso: RO: solo lectura y RW: lectura/escritura.
- La consola del sistema lee el diseño exampEl archivo registra e informa el estado de la prueba en la pantalla.
Tabla 6. Ex diseñoampMapa de registro para Interlaken Design Example
| Compensar | Nombre | Acceso | Descripción |
| 8'h00 | Reservado | ||
| 8'h01 | Reservado | ||
|
8'h02 |
Restablecimiento del sistema PLL |
RO |
Los siguientes bits indican la solicitud de restablecimiento de PLL del sistema y el valor de habilitación:
• Bit [0]: sys_pll_rst_req • Bit [1]: sys_pll_rst_en |
| 8'h03 | Carril RX alineado | RO | Indica la alineación del carril RX. |
|
8'h04 |
PALABRA bloqueada |
RO |
[NUM_LANES–1:0] – Identificación de límites de palabra (bloque). |
| continuado… | |||
Cuando habilita Conservar canales de transceptor no utilizados para el parámetro PAM4, se agrega un puerto de reloj de referencia adicional para preservar el canal esclavo PAM4 no utilizado.
| Compensar | Nombre | Acceso | Descripción |
| 8'h05 | Sincronización bloqueada | RO | [NUM_LANES–1:0] – Sincronización de metatramas. |
| 8'h06 – 8'h09 | Recuento de errores CRC32 | RO | Indica el recuento de errores CRC32. |
| 8'h0A | Recuento de errores CRC24 | RO | Indica el recuento de errores CRC24. |
|
8'h0B |
Señal de desbordamiento/subdesbordamiento |
RO |
Los siguientes bits indican:
• Bit [3]: señal de subdesbordamiento de TX • Bit [2]: señal de desbordamiento de TX • Bit [1] – Señal de desbordamiento de RX |
| 8'h0C | Recuento de POE | RO | Indica el número de SOP. |
| 8'h0D | recuento de EOP | RO | Indica el número de EOP |
|
8'h0E |
Recuento de errores |
RO |
Indica el número de los siguientes errores:
• Pérdida de alineación de carril • Palabra de control ilegal • Patrón de encuadre ilegal • Falta el indicador SOP o EOP |
| 8'h0F | enviar_datos_mm_clk | RW | Escriba 1 en el bit [0] para habilitar la señal del generador. |
|
8'h10 |
error del verificador |
Indica el error del comprobador. (Error de datos SOP, error de número de canal y error de datos PLD) | |
| 8'h11 | Sistema de bloqueo PLL | RO | El bit [0] indica la indicación de bloqueo de PLL. |
|
8'h14 |
Recuento de SOP de TX |
RO |
Indica el número de SOP generados por el generador de paquetes. |
|
8'h15 |
Recuento de EOP de TX |
RO |
Indica el número de EOP generados por el generador de paquetes. |
| 8'h16 | paquete continuo | RW | Escriba 1 en el bit [0] para habilitar el paquete continuo. |
| 8'h39 | Recuento de errores ECC | RO | Indica el número de errores ECC. |
| 8'h40 | Recuento de errores corregidos de ECC | RO | Indica el número de errores ECC corregidos. |
Ex diseñoampMapa de registro para Interlaken Look-aside Design Example
Use este mapa de registro cuando genere el diseño examparchivo con el parámetro Habilitar modo de observación de Interlaken activado.
| Compensar | Nombre | Acceso | Descripción |
| 8'h00 | Reservado | ||
| 8'h01 | Puesta a cero del contador | RO | Escriba 1 en el bit [0] para borrar el bit igual del contador TX y RX. |
|
8'h02 |
Restablecimiento del sistema PLL |
RO |
Los siguientes bits indican la solicitud de restablecimiento de PLL del sistema y el valor de habilitación:
• Bit [0]: sys_pll_rst_req • Bit [1]: sys_pll_rst_en |
| 8'h03 | Carril RX alineado | RO | Indica la alineación del carril RX. |
|
8'h04 |
PALABRA bloqueada |
RO |
[NUM_LANES–1:0] – Identificación de límites de palabra (bloque). |
| 8'h05 | Sincronización bloqueada | RO | [NUM_LANES–1:0] – Sincronización de metatramas. |
| 8'h06 – 8'h09 | Recuento de errores CRC32 | RO | Indica el recuento de errores CRC32. |
| 8'h0A | Recuento de errores CRC24 | RO | Indica el recuento de errores CRC24. |
| continuado… | |||
| Compensar | Nombre | Acceso | Descripción |
| 8'h0B | Reservado | ||
| 8'h0C | Recuento de POE | RO | Indica el número de SOP. |
| 8'h0D | recuento de EOP | RO | Indica el número de EOP |
|
8'h0E |
Recuento de errores |
RO |
Indica el número de los siguientes errores:
• Pérdida de alineación de carril • Palabra de control ilegal • Patrón de encuadre ilegal • Falta el indicador SOP o EOP |
| 8'h0F | enviar_datos_mm_clk | RW | Escriba 1 en el bit [0] para habilitar la señal del generador. |
|
8'h10 |
error del verificador |
RO |
Indica el error del comprobador. (Error de datos SOP, error de número de canal y error de datos PLD) |
| 8'h11 | Sistema de bloqueo PLL | RO | El bit [0] indica la indicación de bloqueo de PLL. |
| 8'h13 | Recuento de latencia | RO | Indica el número de latencia. |
|
8'h14 |
Recuento de SOP de TX |
RO |
Indica el número de SOP generados por el generador de paquetes. |
|
8'h15 |
Recuento de EOP de TX |
RO |
Indica el número de EOP generados por el generador de paquetes. |
| 8'h16 | paquete continuo | RO | Escriba 1 en el bit [0] para habilitar el paquete continuo. |
| 8'h17 | Contador TX y RX igual | RW | Indica que los contadores de TX y RX son iguales. |
| 8'h23 | Habilitar latencia | WO | Escriba 1 en el bit [0] para habilitar la medición de latencia. |
| 8'h24 | Listo para latencia | RO | Indica que la medición de latencia está lista. |
Interlaken (segunda generación) Intel Agilex 2 FPGA IP Design ExampArchivos de la guía del usuario
- Para obtener las versiones más recientes y anteriores de esta guía del usuario, consulte Interlaken (segunda
- Generación) Intel Agilex 7 FPGA IP Design ExampVersión HTML de la Guía del usuario. Seleccione la versión y haga clic en Descargar. Si no se incluye una IP o una versión de software, se aplica la guía del usuario de la IP o versión de software anterior.
- Las versiones de IP son las mismas que las versiones del software Intel Quartus Prime Design Suite hasta v19.1. A partir de la versión 19.2 o posterior del software Intel Quartus Prime Design Suite, los núcleos de IP tienen un nuevo esquema de control de versiones de IP.
Historial de revisiones de documentos para Interlaken (segunda generación) Intel Agilex 2 FPGA IP Design ExampGuía del usuario
| Versión del documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| 2023.06.26 | 23.2 | 21.1.1 | • Se agregó soporte VHDL para modelos de síntesis y simulación.
• Se actualizó el nombre de la familia del producto a “Intel Agilex 7”. |
| 2022.08.03 | 21.3 | 20.0.1 | Se corrigió el OPN del dispositivo para el kit de desarrollo Intel Agilex F-Series Transceiver-SoC. |
| 2021.10.04 | 21.3 | 20.0.1 | • Se agregó soporte para el simulador QuestaSim.
• Se eliminó el soporte para el simulador NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Se agregó información sobre cómo conservar el canal transceptor no utilizado para PAM4 en la sección: Diseño de hardware exampComponentes.
• Se agregó la descripción de la señal pll_ref_clk[1] en la sección: Señales de interfaz. |
| 2020.12.14 | 20.4 | 20.0.0 | • ActualizadosampArchivo de salida de prueba de hardware para el modo Interlaken y el modo Interlaken Look-aside en la sección Prueba del diseño de hardware Example.
• Mapa de registro actualizado para el ex diseño Look-aside de Interlakenamparchivo en la sección Registrar Mapa. • Se agregó un criterio de aprobación para una ejecución exitosa de la prueba de hardware en la sección Prueba del diseño de hardware Example. |
| 2020.10.16 | 20.2 | 19.3.0 | Comando corregido para ejecutar la calibración de adaptación inicial en el lado RX en Prueba del diseño de hardware Example sección. |
| 2020.06.22 | 20.2 | 19.3.0 | • El diseño exampEl archivo está disponible para el modo Look-aside de Interlaken.
• Pruebas de hardware del diseño exampEl archivo está disponible para las variaciones de dispositivos Intel Agilex. • Adicional Figura: Diagrama de bloques de alto nivel para el diseño Ex de Interlaken (segunda generación)ample. • Se actualizaron las siguientes secciones: — Requisitos de hardware y software — Estructura de directorios • Se modificaron las siguientes figuras para incluir la actualización relacionada con Interlaken Look-aside: — Figura: Diseño de hardware Ex de Interlaken (segunda generación)ample Diagrama de bloques de alto nivel para variaciones del modo E-tile NRZ — Figura: Diseño de hardware Ex de Interlaken (segunda generación)ampDiagrama de bloques de alto nivel para variaciones de modo E-tile PAM4 • Actualizado Figura: Editor de parámetros IP. |
| continuado… | |||
| Versión del documento | Versión Intel Quartus Prime | Versión IP | Cambios |
| • Se agregó información sobre la configuración de frecuencia en la aplicación de control del reloj en la sección Compilación y configuración de Design Examparchivo en hardware.
• Se agregaron resultados de ejecución de prueba para Interlaken Look-aside en las siguientes secciones: — Simulando el Diseño Exampel banco de pruebas — Prueba del diseño de hardware Example • Se agregaron las siguientes nuevas señales en Señales de interfaz sección: — mgmt_clk - rx_pin_n — tx_pin_n — mac_clk_pll_ref • Se agregó un mapa de registro para el ex diseño Look-aside de Interlaken.ample in sección: Registro Mapa. |
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| 2019.09.30 | 19.3 | 19.2.1 | Eliminado clk100. El mgmt_clk sirve como un reloj de referencia para el IO PLL en lo siguiente:
• Figura: Diseño de hardware Ex de Interlaken (segunda generación)ampDiagrama de bloques de alto nivel para variaciones de modo NRZ de mosaico electrónico. • Figura: Diseño de hardware Ex de Interlaken (segunda generación)ample Diagrama de bloques de alto nivel para las variaciones del modo E-tile PAM4. |
| 2019.07.01 | 19.2 | 19.2 | Lanzamiento inicial. |
Interlaken (segunda generación) Intel Agilex® 2 FPGA IP Design ExampGuía del usuario
Documentos / Recursos
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Intel Interlaken 2.ª generación Agilex 7 FPGA IP Design Example [pdf] Guía del usuario Interlaken 2.ª generación Agilex 7 FPGA IP Design Example, Interlaken, 2.ª generación Agilex 7 FPGA IP Design Examparchivo, FPGA IP Design Examparchivo, IP Diseño Example, Diseño Example |