Intel Interlaken 2. generacije Agilex 7 FPGA IP dizajn Example

Informacije o proizvodu

Interlaken (2. generacija) FPGA IP jezgra značajka je Intel Agilex 7 FPGA. Pruža simulacijski testni stol i dizajn hardvera nprampdatoteka koja podržava kompilaciju i testiranje hardvera. Dizajn prample je također dostupan za značajku Interlaken Look-aside. IP jezgra podržava NRZ i PAM4 način rada za E-tile uređaje i generira dizajn exampdatoteke za sve podržane kombinacije broja staza i brzina prijenosa podataka.

Hardverski i softverski zahtjevi
Dizajn jezgre IP-a Interlaken (2. generacije) nprampzahtijeva Intel Agilex 7 F-Series Transceiver-SoC Development Kit. Više informacija potražite u korisničkom priručniku razvojnog kompleta.

Struktura imenika
Generirani Interlaken (2. generacija) exampdizajn datoteke uključuje sljedeće direktorije:

• example_design: Sadrži glavni files za dizajn nprample.
• ilk_uflex: Sadrži fileodnosi se na opciju Interlaken Pogled u stranu.
• ila_uflex: Sadrži filepovezani su s opcijom načina rada Interlaken Pogled u stranu (generira se samo kada je odabrano).

Upute za uporabu proizvoda

Za korištenje Interlaken (2. generacije) FPGA IP dizajna jezgre nprample, slijedite ove korake:

1. Provjerite imate li Intel Agilex 7 F-Series Transceiver-SoC Development Kit.
2. Sastavite dizajn pramppomoću simulatora.
3. Izvršite funkcionalnu simulaciju za provjeru dizajna.
4. Generirajte dizajn nprample pomoću uređivača parametara.
5. Sastavite dizajn prample koristeći Quartus Prime.
6. Izvršite testiranje hardvera kako biste potvrdili dizajn.

Bilješka: Opcija Interlaken Look-side moda dostupna je za odabir u uređivaču IP parametara. Ako je odabrano, dodatno files će se generirati u direktoriju “ila_uflex”.

Kratki vodič za početak

• Interlaken (druga generacija) FPGA IP jezgra pruža simulacijski testni stol i dizajn hardvera npr.ampdatoteka koja podržava kompilaciju i testiranje hardvera.
• Kada generirate dizajn nprample, uređivač parametara automatski stvara filepotrebno je simulirati, kompilirati i testirati dizajn u hardveru.
• Dizajn prample je također dostupan za Interlaken značajku Pogled sa strane.
• Ispitni stol i dizajn prample podržava NRZ i PAM4 način rada za E-tile uređaje.
• Interlaken (2. generacija) FPGA IP jezgra generira dizajn exampdatoteke za sve podržane kombinacije broja staza i brzina prijenosa podataka.

Slika 1. Razvojni koraci za dizajn Nprample

Dizajn jezgre IP-a Interlaken (2. generacije) nprample podržava sljedeće značajke:

• Interni TX u RX serijski način povratne petlje
• Automatski generira pakete fiksne veličine
• Osnovne mogućnosti provjere paketa
• Mogućnost korištenja System Console za poništavanje dizajna u svrhu ponovnog testiranja
• PMA adaptacija

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Slika 2. Blok dijagram visoke razine za dizajn Interlakena (2. generacije) Example

Povezane informacije

• Interlaken (2. generacija) FPGA IP korisnički priručnik
• Interlaken (2. generacija) Intel FPGA IP bilješke o izdanju

Hardver i softver

Hardverski i softverski zahtjevi
Za testiranje bivšegampdizajn, koristite sljedeći hardver i softver:

• Softver Intel® Quartus® Prime Pro Edition
• Konzola sustava
• Podržani simulatori:
  • Siemens* EDA ModelSim* SE ili QuestaSim*
  • Synopsys* VCS*
  • Kadenca* Xcelium*
• Intel Agilex® 7 F-serija primopredajnika-SoC razvojni komplet (AGFB014R24A2E2V)

Povezane informacije
Korisnički priručnik za razvojni komplet Intel Agilex 7 F-serije primopredajnika-SoC
Struktura imenika
Dizajn jezgre IP-a Interlaken (2. generacije) nprample file imenici sadrže sljedeće generirane files za dizajn nprample.

Slika 3. Struktura imenika generiranog Interlakena (2. generacija) Example Dizajn

Konfiguracija hardvera, simulacija i testiranje files nalaze se uample_installation_dir>/uflex_ilk_0_example_dizajn.
Tablica 1. Interlaken (2. generacija) IP Core Hardware Design Example File Opisi Ovi files su uample_installation_dir>/uflex_ilk_0_example_design/ prampdirektorij le_design/quartus.

File Imena	Opis
example_design.qpf	Projekt Intel Quartus Prime file.
example_design.qsf	Postavke projekta Intel Quartus Prime file
example_design.sdc jtag_template_template.sdc	Ograničenje dizajna Synopsys file. Možete kopirati i modificirati za vlastiti dizajn.
sysconsole_testbench.tcl	Glavni file za pristup konzoli sustava

Tablica 2. Interlaken (2. generacija) IP Core Testbench File Opis
Ovaj file je uample_installation_dir>/uflex_ilk_0_example_design/ prampdirektorij le_design/rtl.

File Ime	Opis
vrh_tb.sv	Ispitni stol najviše razine file.

Tablica 3. Interlaken (2. generacija) IP Core Testbench skripte
ove files su uample_installation_dir>/uflex_ilk_0_example_design/ prampdirektorij le_design/testbench.

File Ime	Opis
vcstest.sh	VCS skripta za pokretanje testnog stola.
vlog_pro.do	ModelSim SE ili QuestaSim skripta za pokretanje testnog stola.
xcelium.sh	Xcelium skripta za pokretanje testnog stola.

Dizajn hardvera Nprample Komponente

• Bivšiample design povezuje sustav i PLL referentne satove i potrebne komponente dizajna. Bivšiample design konfigurira IP jezgru u internom povratnom načinu rada i generira pakete na sučelju za prijenos korisničkih podataka IP jezgre TX. IP jezgra šalje te pakete internom povratnom putanjom kroz primopredajnik.
• Nakon što primatelj IP jezgre primi pakete na putu povratne petlje, on obrađuje
• Interlaken pakete i prenosi ih na RX korisničko sučelje za prijenos podataka. Bivšiample dizajn provjerava podudaraju li se primljeni i poslani paketi.
• Hardver exampdizajn uključuje vanjske PLL-ove. Možete pregledati čisti tekst files to view sampkod koji implementira jednu moguću metodu za povezivanje vanjskih PLL-ova na Interlaken (2. generacija) FPGA IP.
• Dizajn hardvera Interlaken (2. generacije) prample uključuje sljedeće komponente:
  • Interlaken (2. generacija) FPGA IP
  • Generator paketa i alat za provjeru paketa
  • JTAG kontroler koji komunicira sa konzolom sustava. Vi komunicirate s logikom klijenta putem konzole sustava.

Slika 4. Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za varijacije NRZ načina E-pločice

Dizajn hardvera Interlaken (2. generacije) prampdatoteka koja cilja na varijacije načina rada PAM4 E-pločice zahtijeva dodatni takt mac_clkin koji generira IO PLL. Ovaj PLL mora koristiti isti referentni sat koji pokreće pll_ref_clk.
Slika 5. Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za varijacije načina rada E-pločica PAM4

Za varijante načina rada E-pločica PAM4, kada omogućite parametar Sačuvaj neiskorištene kanale primopredajnika za PAM4, dodaje se dodatni port referentnog sata (pll_ref_clk [1]). Ovaj priključak mora raditi na istoj frekvenciji kao što je definirano u uređivaču IP parametara (referentna taktna frekvencija za sačuvane kanale). Sačuvaj neiskorištene kanale primopredajnika za PAM4 nije obavezno. Pin i povezana ograničenja dodijeljena ovom satu vidljiva su u QSF-u kada odaberete Intel Stratix® 10 ili Intel Agilex 7 razvojni komplet za generiranje dizajna.
Bilješka: Za dizajn nprampU simulaciji, ispitni uređaj uvijek definira istu frekvenciju za pll_ref_clk[0] i pll_ref_clk[1].
Povezane informacije
Korisnički priručnik za razvojni komplet Intel Agilex 7 F-serije primopredajnika-SoC

Generiranje dizajna
Slika 6. Postupak

Slijedite ove korake za generiranje hardverskog exampdizajn datoteke i testni stol:

1. U softveru Intel Quartus Prime Pro Edition kliknite File ➤ New Project Wizard za stvaranje novog Intel Quartus Prime projekta ili kliknite File ➤ Otvori projekt za otvaranje postojećeg Intel Quartus Prime projekta. Čarobnjak od vas traži da navedete uređaj.
2. Navedite obitelj uređaja Intel Agilex 7 i odaberite uređaj za svoj dizajn.
3. U IP katalogu pronađite i dvaput kliknite Interlaken (2nd Generation) Intel FPGA IP. Pojavljuje se prozor New IP Variant.
4. Navedite naziv najviše razine za vašu prilagođenu IP varijaciju. Uređivač parametara sprema postavke IP varijacije u a file imenovani .ip.
5. Pritisnite OK. Pojavljuje se uređivač parametara.
   Slika 7. Example Kartica Dizajn u Interlaken (2. generacija) Intel FPGA IP Parameter Editor
6. Na kartici IP odredite parametre za svoju varijaciju IP jezgre.
7. Na kartici Prilagodba PMA odredite parametre prilagodbe PMA ako planirate koristiti prilagodbu PMA za varijacije uređaja E-pločice. Ovaj korak nije obavezan:
   • Odaberite opciju Enable adaptation load soft IP.
   • Bilješka: Morate omogućiti opciju Enable Native PHY Debug Master Endpoint (NPDME) na kartici IP kada je PMA adaptacija omogućena.
   • Odaberite unaprijed postavljenu PMA prilagodbu za PMA prilagodbu Odaberite parametar.
   • Pritisnite PMA Adaptation Preload za učitavanje početnih i kontinuiranih parametara prilagodbe.
   • Odredite broj PMA konfiguracija za podršku kada je omogućeno više PMA konfiguracija pomoću parametra Broj PMA konfiguracije.
   • Odaberite koju PMA konfiguraciju učitati ili pohraniti koristeći Odaberite PMA konfiguraciju za učitavanje ili pohranjivanje.
   • Kliknite Učitaj prilagodbu iz odabrane PMA konfiguracije za učitavanje odabranih postavki PMA konfiguracije.
   • Za više informacija o parametrima prilagodbe PMA pogledajte E-pločicu
     Primopredajnik PHY Korisnički priručnik.
8. Na Example karticu Dizajn, odaberite opciju Simulacija za generiranje ispitnog stola i odaberite opciju Sinteza za generiranje hardverske exampoblikovati.
   • Bilješka: Morate odabrati barem jednu od opcija Simulacije ili Sinteze za generiranje Example Dizajn Files.
9. Za Generirani HDL format odaberite Verilog ili VHDL.
10. Za Target Development Kit odaberite odgovarajuću opciju.
    • Bilješka: Opcija Intel Agilex 7 F-Series Transceiver SoC Development Kit dostupna je samo kada vaš projekt navodi Intel Agilex 7 naziv uređaja koji počinje s AGFA012 ili AGFA014. Kada odaberete opciju Development Kit, dodjele pinova postavljaju se prema broju dijela uređaja Intel Agilex 7 Development Kit AGFB014R24A2E2V i mogu se razlikovati od vašeg odabranog uređaja. Ako namjeravate testirati dizajn na hardveru na drugom PCB-u, odaberite opciju None i izvršite odgovarajuće dodjele pinova u .qsf file.
11. Pritisnite Generate Example Dizajn. Odaberite Example Design Directory prozor se pojavljuje.
12. Ako želite izmijeniti dizajn nprample putanja direktorija ili naziv iz prikazanih zadanih vrijednosti (uflex_ilk_0_example_design), potražite novi put i upišite novi dizajn nprampime imenika.
13. Pritisnite OK.

Povezane informacije

• Korisnički priručnik za razvojni komplet Intel Agilex 7 F-serije primopredajnika-SoC
• E-tile primopredajnik PHY Korisnički priručnik

Simulacija dizajna Nprample Testbench
Pogledajte Interlaken (2nd Generation) Hardware Design Example Blok visoke razine za E-tile NRZ varijacije načina i Interlaken (2. generacija) dizajn hardvera Example Blok visoke razine za E-pločicu PAM4 Mode Variations blok dijagrami ispitnog stola za simulaciju.
Slika 8. Postupak

Slijedite ove korake za simulaciju ispitnog stola:

1. U naredbenom retku prijeđite u direktorij simulacije testnog stola. Imenik jeample_installation_dir>/example_design/ testni stol za Intel Agilex 7 uređaje.
2. Pokrenite skriptu simulacije za podržani simulator po vašem izboru. Skripta kompajlira i pokreće testni stol u simulatoru. Vaša bi skripta trebala provjeriti podudaraju li se brojevi SOP-a i EOP-a nakon završetka simulacije. Pogledajte tablicu Koraci za pokretanje simulacije.

Tablica 4. Koraci za pokretanje simulacije

Simulator	upute
ModelSim SE ili QuestaSim	U naredbeni redak upišite -do vlog_pro.do Ako radije simulirate bez otvaranja ModelSim GUI, upišite vsim -c -do vlog_pro.do
VCS	U naredbeni redak upišite sh vcstest.sh
Xcelium	U naredbeni redak upišite sh xcelium.sh

Analizirajte rezultate. Uspješna simulacija šalje i prima pakete i prikazuje "Test PASSED".
Ispitni stol za dizajn nprample obavlja sljedeće zadatke:

• Instancira Interlaken (2. generacija) Intel FPGA IP.
• Ispisuje PHY status.
• Provjerava sinkronizaciju metaokvira (SYNC_LOCK) i granice riječi (blokova) (WORD_LOCK).
• Čeka da se pojedinačne trake zaključaju i poravnaju.
• Započinje slanje paketa.
• Provjerava statistiku paketa:
  • CRC24 pogreške
  • SOP-ovi
  • EOP-ovi

Sljedeći sampizlaz ilustrira uspješnu probu simulacije u Interlaken modu:

Bilješka: Interlaken dizajn example simulation testbench šalje 100 paketa i prima 100 paketa. Sljedeći sampispis datoteke ilustrira uspješnu probu simulacije u Interlaken načinu rada sa strane:

Bilješka: Broj paketa (SOP i EOP) varira po stazi u dizajnu Interlaken Lookaside npr.ample simulacija sample izlaz.
Povezane informacije
Dizajn hardvera Nprample Komponente na stranici 6

Sastavljanje i konfiguriranje dizajna Nprample u hardveru
Slika 9. Postupak

Za kompajliranje i pokretanje demonstracijskog testa na hardveru nprampdizajn, slijedite ove korake:

1. Osigurajte hardver nprampgeneriranje dizajna je završeno.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekt Intel Quartus Primeample_installation_dir>/example_design/quartus/ prample_design.qpf>.
3. Na izborniku Obrada kliknite Započni kompilaciju.
4. Nakon uspješne kompilacije, .sof file dostupan je u vašem navedenom imeniku. Slijedite ove korake za programiranje hardvera exampdizajn na Intel Agilex 7 uređaju:
   • a. Spojite Intel Agilex 7 F-Series Transceiver-SoC Development Kit na glavno računalo.
   • b. Pokrenite aplikaciju Clock Control, koja je dio razvojnog kompleta, i postavite nove frekvencije za dizajn example. Ispod je postavka frekvencije u aplikaciji Clock Control:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Postavite na vrijednost pll_ref_clk(1) prema vašim zahtjevima dizajna.
   • c. Na izborniku Alati kliknite Programer.
   • d. U programatoru kliknite Postavljanje hardvera.
   • e. Odaberite uređaj za programiranje.
   • f. Odaberite i dodajte Intel Agilex 7 F-Series Transceiver-SoC Development Kit na koji se može povezati vaša Intel Quartus Prime sesija.
   • g. Provjerite je li način rada postavljen na JTAG.
   • h. Odaberite Intel Agilex 7 uređaj i kliknite Dodaj uređaj. Programator prikazuje blok dijagram veza između uređaja na vašoj ploči.
   • ja U redu s vašim .sof označite okvir za .sof.
   • j. Označite okvir u stupcu Program/Konfiguracija.
   • k. Pritisnite Start.

Povezane informacije

• Programiranje Intel FPGA uređaja na stranici 0
• Analiza i otklanjanje pogrešaka dizajna pomoću konzole sustava
• Korisnički priručnik za razvojni komplet Intel Agilex 7 F-serije primopredajnika-SoC

Testiranje dizajna hardvera Nprample
Nakon što kompajlirate Interlaken (2. generacija) Intel FPGA IP dizajn jezgre nprampAko i konfigurirate svoj uređaj, možete koristiti System Console za programiranje IP jezgre i njenih ugrađenih Native PHY IP jezgri registara.

Slijedite ove korake da otvorite System Console i testirate dizajn hardvera nprampono:

1. U softveru Intel Quartus Prime Pro Edition, na izborniku Alati kliknite Alati za otklanjanje pogrešaka sustava ➤ Konzola sustava.
2. Promjena uample_installation_dir>nprampdirektorij le_design/ hwtest.
3. Za otvaranje veze s JTAG master, upišite sljedeću naredbu: izvor sysconsole_testbench.tcl
4. Možete uključiti način interne serijske petlje sa sljedećim dizajnom, nprample naredbe:
   • a. stat: Ispisuje informacije o općem statusu.
   • b. sys_reset: Resetira sustav.
   • c. loop_on: Uključuje internu serijsku povratnu petlju.
   • d. run_example_design: Pokreće dizajn prample.
   • Bilješka: Morate pokrenuti naredbu loop_on prije run_example_design naredba. Run_example_design pokreće sljedeće naredbe u nizu: sys_reset->stat->gen_on->stat->gen_off.
   • Bilješka: Kada odaberete opciju Enable adaptation load soft IP, run_exampNaredba le_design izvodi početnu kalibraciju prilagodbe na RX strani pokretanjem naredbe run_load_PMA_configuration.
5. Možete isključiti interni serijski povratni način sa sljedećim dizajnom nprample naredba:
   • a. loop_off: Isključuje unutarnju serijsku povratnu petlju.
6. Možete programirati IP jezgru sa sljedećim dodatnim dizajnom nprample naredbe:
   • a. gen_on: Omogućuje generator paketa.
   • b. gen_off: Onemogućuje generator paketa.
   • c. run_test_loop: Pokreće test za vremena za varijacije E-pločica NRZ i PAM4.
   • d. clear_err: Briše sve ljepljive bitove pogreške.
   • e. set_test_mode : Postavlja test za izvođenje u određenom načinu rada.
   • f. get_test_mode: ispisuje trenutni način testiranja.
   • g. postavi_veličinu_praska : Postavlja veličinu niza u bajtovima.
   • h. get_burst_size: Ispisuje informacije o veličini praska.

Uspješan test ispisuje poruku HW_TEST:PASS. Ispod su kriteriji prolaznosti za testiranje:

• Nema grešaka za CRC32, CRC24 i alat za provjeru.
• Preneseni SOP i EOP trebaju se podudarati s primljenim.

Sljedeći sampizlaz ilustrira uspješan testni rad u Interlaken modu:

Uspješan test ispisuje poruku HW_TEST : PASS. Ispod su kriteriji prolaznosti za testiranje:

• Nema grešaka za CRC32, CRC24 i alat za provjeru.
• Preneseni SOP i EOP trebaju se podudarati s primljenim.

Sljedeći sampizlaz ilustrira uspješno testiranje u načinu rada Interlaken Lookaside:

Dizajn Example Opis

Dizajn prample demonstrira funkcionalnost Interlaken IP jezgre.

Povezane informacije
Interlaken (2. generacija) FPGA IP korisnički priručnik

Dizajn Example Ponašanje
Za testiranje dizajna u hardveru, upišite sljedeće naredbe u System Console::

1. Izvor postavke file:
   • % izvorample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Pokrenite test:
   • % run_example_dizajn
3. Dizajn hardvera Interlaken (2. generacije) prample dovršava sljedeće korake:
   • a. Poništava Interlaken (2. generacija) IP.
   • b. Konfigurira Interlaken (2. generacija) IP u internom načinu povratne petlje.
   • c. Šalje tok Interlaken paketa s predefiniranim podacima u sadržaju na TX korisničko sučelje za prijenos podataka IP jezgre.
   • d. Provjerava primljene pakete i javlja status. Provjera paketa uključena u dizajn hardvera nprample pruža sljedeće osnovne mogućnosti provjere paketa:
     • Provjerava je li poslani slijed paketa točan.
     • Provjerava podudaraju li se primljeni podaci s očekivanim vrijednostima osiguravajući da su brojevi početka paketa (SOP) i kraja paketa (EOP) usklađeni dok se podaci prenose i primaju.

Signali sučelja
Tablica 5. Dizajn Example Signali sučelja

Naziv priključka	Smjer	Širina (bitovi)	Opis
mgmt_clk	Ulazni	1	Ulaz sistemskog sata. Frekvencija takta mora biti 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Ulazni	1/2	Referentni sat primopredajnika. Pokreće RX CDR PLL.
nastavak…

Naziv priključka	Smjer	Širina (bitovi)	Opis
			pll_ref_clk[1] je dostupan samo kada omogućite Čuvati neiskorišteno Bilješka: primopredajni kanali za PAM4 parametar u načinu rada E-pločica PAM4 IP varijacije.
rx_pin	Ulazni	Broj traka	Podatkovni pin SERDES prijemnika.
tx_pin	Izlaz	Broj traka	Prijenos SERDES podatkovnog pina.
rx_pin_n	Ulazni	Broj traka	Podatkovni pin SERDES prijemnika. Ovaj signal je dostupan samo u varijantama uređaja u načinu E-tile PAM4.
tx_pin_n	Izlaz	Broj traka	Prijenos SERDES podatkovnog pina. Ovaj signal je dostupan samo u varijantama uređaja u načinu E-tile PAM4.
mac_clk_pll_ref	Ulazni	1	Ovaj signal mora pokretati PLL i mora koristiti isti izvor takta koji pokreće pll_ref_clk. Ovaj signal je dostupan samo u varijantama uređaja u načinu E-tile PAM4.
usr_pb_reset_n	Ulazni	1	Resetiranje sustava.

Povezane informacije
Signali sučelja

Registracija Karta
Bilješka: • Dizajn Exampadresa registra počinje s 0x20** dok adresa Interlaken IP jezgre registra počinje s 0x10**.

• Pristupni kod: RO—samo čitanje i RW—čitanje/pisanje.
• Konzola sustava čita dizajn example registrira i prikazuje status testa na ekranu.

Tablica 6. Dizajn Example Registrirajte kartu za Interlaken Design Example

Pomak	Ime	Pristup	Opis
8'00	Rezervirano
8'01	Rezervirano
8'02	Ponovno postavljanje PLL sustava	RO	Sljedeći bitovi označavaju zahtjev za poništavanje PLL sustava i vrijednost omogućavanja: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'03	RX traka usklađena	RO	Označava poravnanje vozne trake RX.
8'04	WORD je zaključan	RO	[NUM_LANES–1:0] – Identifikacija granica riječi (blokova).
nastavak…

Kada omogućite Sačuvaj neiskorištene kanale primopredajnika za parametar PAM4, dodaje se dodatni port referentnog sata za očuvanje neiskorištenog podređenog kanala PAM4.

Pomak	Ime	Pristup	Opis
8'05	Sinkronizacija zaključana	RO	[NUM_LANES–1:0] – Metaframe sinkronizacija.
8'06 – 8'09	CRC32 broj pogrešaka	RO	Označava broj pogrešaka CRC32.
8'h0A	CRC24 broj pogrešaka	RO	Označava broj pogrešaka CRC24.
8'h0B	Signal preljeva/donjeg preljeva	RO	Sljedeći bitovi pokazuju: • Bit [3] – TX signal ispod protoka • Bit [2] – TX signal prekoračenja • Bit [1] – RX signal prekoračenja
8'h0C	broj SOP-a	RO	Označava broj SOP-a.
8'h0D	EOP broj	RO	Označava broj EOP-a
8'h0E	Broj pogrešaka	RO	Označava broj sljedećih grešaka: • Gubitak poravnanja trake • Nedopuštena kontrolna riječ • Ilegalni uzorak okvira • Nedostaje indikator SOP ili EOP
8'h0F	poslati_podatke_mm_clk	RW	Zapišite 1 u bit [0] da omogućite signal generatora.
8'10	Pogreška provjere		Označava pogrešku provjere. (SOP pogreška podataka, pogreška broja kanala i pogreška PLD podataka)
8'11	PLL zaključavanje sustava	RO	Bit [0] označava indikaciju PLL zaključavanja.
8'14	TX SOP broj	RO	Označava broj SOP-a koje je generirao generator paketa.
8'15	TX EOP broj	RO	Označava broj EOP-a koje je generirao generator paketa.
8'16	Kontinuirani paket	RW	Zapišite 1 u bit [0] da biste omogućili kontinuirani paket.
8'39	ECC broj pogrešaka	RO	Označava broj ECC pogrešaka.
8'40	ECC ispravljen broj pogrešaka	RO	Označava broj ispravljenih ECC pogrešaka.

Dizajn Example Registrirajte kartu za Interlaken Look-aside Design Example
Upotrijebite ovu kartu registara kada generirate dizajn nprample s uključenim parametrom Enable Interlaken Look-side mode.

Pomak	Ime	Pristup	Opis
8'00	Rezervirano
8'01	Ponovno postavljanje brojača	RO	Zapišite 1 u bit [0] za brisanje jednakog bita brojača TX i RX.
8'02	Ponovno postavljanje PLL sustava	RO	Sljedeći bitovi označavaju zahtjev za poništavanje PLL sustava i vrijednost omogućavanja: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'03	RX traka usklađena	RO	Označava poravnanje vozne trake RX.
8'04	WORD je zaključan	RO	[NUM_LANES–1:0] – Identifikacija granica riječi (blokova).
8'05	Sinkronizacija zaključana	RO	[NUM_LANES–1:0] – Metaframe sinkronizacija.
8'06 – 8'09	CRC32 broj pogrešaka	RO	Označava broj pogrešaka CRC32.
8'h0A	CRC24 broj pogrešaka	RO	Označava broj pogrešaka CRC24.
nastavak…

Pomak	Ime	Pristup	Opis
8'h0B	Rezervirano
8'h0C	broj SOP-a	RO	Označava broj SOP-a.
8'h0D	EOP broj	RO	Označava broj EOP-a
8'h0E	Broj pogrešaka	RO	Označava broj sljedećih grešaka: • Gubitak poravnanja trake • Nedopuštena kontrolna riječ • Ilegalni uzorak okvira • Nedostaje indikator SOP ili EOP
8'h0F	poslati_podatke_mm_clk	RW	Zapišite 1 u bit [0] da omogućite signal generatora.
8'10	Pogreška provjere	RO	Označava pogrešku provjere. (SOP pogreška podataka, pogreška broja kanala i pogreška PLD podataka)
8'11	PLL zaključavanje sustava	RO	Bit [0] označava indikaciju PLL zaključavanja.
8'13	Broj latencije	RO	Označava broj latencije.
8'14	TX SOP broj	RO	Označava broj SOP-a koje je generirao generator paketa.
8'15	TX EOP broj	RO	Označava broj EOP-a koje je generirao generator paketa.
8'16	Kontinuirani paket	RO	Zapišite 1 u bit [0] da biste omogućili kontinuirani paket.
8'17	Brojač TX i RX jednak	RW	Označava da su TX i RX brojač jednaki.
8'23	Omogući kašnjenje	WO	Zapišite 1 u bit [0] da biste omogućili mjerenje latencije.
8'24	Latencija spremna	RO	Pokazuje da je mjerenje latencije spremno.

Interlaken (2. generacija) Intel Agilex 7 FPGA IP dizajn Example Arhiva korisničkog priručnika

• Za najnoviju i prethodnu verziju ovog korisničkog priručnika, pogledajte Interlaken (2
• generacija) Intel Agilex 7 FPGA IP dizajn Example Korisnički priručnik HTML verzija. Odaberite verziju i kliknite Preuzmi. Ako IP ili verzija softvera nisu navedeni, primjenjuje se korisnički priručnik za prethodni IP ili verziju softvera.
• IP verzije su iste kao i verzije softvera Intel Quartus Prime Design Suite do v19.1. Od verzije softvera Intel Quartus Prime Design Suite 19.2 ili novije, IP jezgre imaju novu shemu određivanja IP verzija.

Povijest revizija dokumenta za Interlaken (2. generacija) Intel Agilex 7 FPGA IP dizajn Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2023.06.26	23.2	21.1.1	• Dodana VHDL podrška za sintezu i simulacijski model. • Ažurirano ime obitelji proizvoda u "Intel Agilex 7".
2022.08.03	21.3	20.0.1	Ispravljen je OPN uređaja za Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Dodana podrška za QuestaSim simulator. • Uklonjena podrška za NCSim simulator.
2021.02.24	20.4	20.0.1	• Dodane informacije o očuvanju neiskorištenog primopredajnog kanala za PAM4 u odjeljku: Dizajn hardvera Nprample Komponente. • Dodan opis signala pll_ref_clk[1] u odjeljku: Signali sučelja.
2020.12.14	20.4	20.0.0	• Ažurirano sample izlaz testa hardvera za Interlaken mod i Interlaken Pogled sa strane mod u odjeljku Testiranje dizajna hardvera Nprample. • Ažurirana mapa registra za Interlaken Pogled sa strane dizajn prample u odjeljku Registracija Karta. • Dodani su kriteriji prolaznosti za uspješno testiranje hardvera u odjeljku Testiranje dizajna hardvera Nprample.
2020.10.16	20.2	19.3.0	Ispravljena naredba za pokretanje početne kalibracije prilagodbe na strani RX Testiranje dizajna hardvera Nprample odjeljak.
2020.06.22	20.2	19.3.0	• Dizajn prample je dostupan za način rada Interlaken Pogled sa strane. • Testiranje hardvera dizajna nprample je dostupan za varijacije Intel Agilex uređaja. • Dodano Slika: Blok dijagram visoke razine za dizajn Interlakena (2. generacije) Example. • Ažurirani su sljedeći odjeljci: —   Hardverski i softverski zahtjevi —   Struktura imenika • Izmijenjene su sljedeće brojke kako bi se uključilo ažuriranje vezano za Interlaken Look-side: —   Slika: Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za varijacije načina E-tile NRZ —   Slika: Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za E-tile PAM4 varijacije načina • Ažurirano Slika: Uređivač IP parametara.
nastavak…

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
			• Dodane informacije o postavkama frekvencije u aplikaciji za kontrolu sata u odjeljku Sastavljanje i konfiguriranje dizajna Nprample u hardveru. • Dodani rezultati testnog rada za Interlaken Look- aside u sljedećim odjeljcima: —   Simulacija dizajna Nprample Testbench —   Testiranje dizajna hardvera Nprample • Dodani sljedeći novi signali u Signali sučelja odjeljak: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Dodana mapa registra za Interlaken Pogled sa strane dizajn exampuđi odjeljak: Mapa registara.
2019.09.30	19.3	19.2.1	Uklonjen clk100. Mgmt_clk služi kao referentni sat za IO PLL u sljedećem: •    Slika: Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za varijacije NRZ načina E-pločice. •    Slika: Interlaken (2. generacija) dizajn hardvera Example Blok dijagram visoke razine za varijacije načina rada E-pločica PAM4.
2019.07.01	19.2	19.2	Početno izdanje.

Interlaken (2. generacija) Intel Agilex® 7 FPGA IP dizajn Example Korisnički priručnik

Dokumenti / Resursi

Intel Interlaken 2. generacije Agilex 7 FPGA IP dizajn Example [pdf] Korisnički priručnik Interlaken 2. generacije Agilex 7 FPGA IP dizajn Example, Interlaken, 2. generacija Agilex 7 FPGA IP dizajna Example, FPGA IP dizajn Example, IP dizajn Example, Dizajn Example

Reference

• korisnički priručnik