Intel Interlaken 2ª Geração Agilex 7 FPGA IP Design Example

Informações do produto

O núcleo IP FPGA Interlaken (2ª geração) é um recurso do FPGA Intel Agilex 7. Ele fornece um banco de testes de simulação e um projeto de hardware examparquivo que suporta compilação e teste de hardware. O projeto exampO arquivo também está disponível para o recurso Interlaken Look-aside. O núcleo IP suporta o modo NRZ e PAM4 para dispositivos E-tile e gera design examparquivos para todas as combinações suportadas de número de pistas e taxas de dados.

Requisitos de hardware e software
O design do núcleo IP Interlaken (2ª Geração) exampEle requer o kit de desenvolvimento de transceptor-SoC Intel Agilex 7 F-Series. Consulte o Guia do usuário do kit de desenvolvimento para obter mais informações.

Estrutura de Diretório
O Interlaken gerado (2ª geração) example design inclui os seguintes diretórios:

• example_design: Contém os principais files para o projeto exampeu.
• ilk_uflex: Contém fileestá relacionado à opção do modo Interlaken Look-aside.
• ila_uflex: Contém fileestá relacionado à opção do modo Interlaken Look-aside (gerado somente quando selecionado).

Instruções de uso do produto

Para usar o design de núcleo IP FPGA Interlaken (2ª geração) example, siga estes passos:

1. Certifique-se de ter o kit de desenvolvimento de transceptor-SoC Intel Agilex 7 F-Series.
2. Compilar o projeto example usando um simulador.
3. Execute simulação funcional para verificar o projeto.
4. Gerar o projeto examparquivo usando o editor de parâmetros.
5. Compilar o projeto example usando Quartus Prime.
6. Execute testes de hardware para validar o projeto.

Observação: A opção Interlaken Look-aside mode está disponível para seleção no editor de parâmetros IP. Se selecionado, adicional files será gerado no diretório “ila_uflex”.

Guia de início rápido

• O núcleo FPGA IP Interlaken (2ª Geração) fornece um banco de testes de simulação e um projeto de hardware examparquivo que suporta compilação e teste de hardware.
• Quando você gera o projeto example, o editor de parâmetros cria automaticamente o fileÉ necessário simular, compilar e testar o projeto em hardware.
• o projeto example também está disponível para o recurso Interlaken Look-aside.
• O testbench e o design example suporta o modo NRZ e PAM4 para dispositivos E-tile.
• O núcleo IP FPGA Interlaken (2ª geração) gera design examparquivos para todas as combinações suportadas de número de pistas e taxas de dados.

Figura 1. Etapas de Desenvolvimento para o Ex de Designample

O design do núcleo IP Interlaken (2ª Geração) example suporta os seguintes recursos:

• Modo de loopback serial TX para RX interno
• Gera automaticamente pacotes de tamanho fixo
• Recursos básicos de verificação de pacotes
• Capacidade de usar o console do sistema para redefinir o design para fins de novo teste
• adaptação PMA

Corporação Intel. Todos os direitos reservados. Intel, o logotipo Intel e outras marcas Intel são marcas comerciais da Intel Corporation ou de suas subsidiárias. A Intel garante o desempenho de seus produtos FPGA e semicondutores de acordo com as especificações atuais de acordo com a garantia padrão da Intel, mas se reserva o direito de fazer alterações em quaisquer produtos e serviços a qualquer momento sem aviso prévio. A Intel não assume nenhuma responsabilidade ou obrigação decorrente da aplicação ou uso de qualquer informação, produto ou serviço aqui descrito, exceto conforme expressamente acordado por escrito pela Intel. Os clientes da Intel são aconselhados a obter a versão mais recente das especificações do dispositivo antes de confiar em qualquer informação publicada e antes de fazer pedidos de produtos ou serviços. *Outros nomes e marcas podem ser reivindicados como propriedade de terceiros.

Figura 2. Diagrama de blocos de alto nível para Interlaken (2ª geração) Design Example

Informações relacionadas

• Interlaken (2ª Geração) Guia do Usuário IP FPGA
• Interlaken (2ª geração) Intel FPGA IP Notas de versão

Hardware e Software

Requisitos de hardware e software
Para testar o example design, use o seguinte hardware e software:

• Software Intel® Quartus® Prime Pro Edition
• Console do sistema
• Simuladores suportados:
  • Siemens* EDA ModelSim* SE ou QuestaSim*
  • Sinopse* VCS*
  • Cadência* Xcelium*
• Kit de desenvolvimento SoC de transceptor Intel Agilex® 7 série F (AGFB014R24A2E2V)

Informações relacionadas
Guia do usuário do kit de desenvolvimento SoC do transceptor Intel Agilex 7 série F
Estrutura de Diretório
O design do núcleo IP Interlaken (2ª Geração) example file diretórios contêm o seguinte gerado files para o projeto exampeu.

Figura 3. Estrutura de diretório do Interlaken gerado (2ª geração) ExampLe Design

A configuração de hardware, simulação e teste files estão localizados emample_installation_dir>/uflex_ilk_0_example_design.
Tabela 1. Design de hardware central IP Interlaken (2ª geração) Example File Descrições Estas files estão noample_installation_dir>/uflex_ilk_0_example_design/exampdiretório le_design/quartus.

File Nomes	Descrição
example_design.qpf	Projeto Intel Quartus Prime file.
example_design.qsf	Configurações do projeto Intel Quartus Prime file
example_design.sdcjtag_timing_template.sdc	Restrição de design de sinopse file. Você pode copiar e modificar para seu próprio design.
sysconsole_testbench.tcl	Principal file para acessar o console do sistema

Tabela 2. Banco de testes IP Core Interlaken (2ª geração) File Descrição
Esse file está noample_installation_dir>/uflex_ilk_0_example_design/exampdiretório le_design/rtl.

File Nome	Descrição
top_tb.sv	banco de testes de nível superior file.

Tabela 3. Scripts de teste de núcleo IP Interlaken (2ª geração)
Esses files estão noample_installation_dir>/uflex_ilk_0_example_design/exampdiretório le_design/testbench.

File Nome	Descrição
vcstest.sh	O script VCS para executar o testbench.
vlog_pro.do	O script ModelSim SE ou QuestaSim para rodar o testbench.
xcelium.sh	O script Xcelium para executar o testbench.

Projeto de hardware Example componentes

• O example design conecta os relógios de referência do sistema e PLL e os componentes de design necessários. O exampO design do arquivo configura o núcleo IP no modo de loopback interno e gera pacotes na interface de transferência de dados do usuário TX do núcleo IP. O núcleo IP envia esses pacotes no caminho de loopback interno através do transceptor.
• Depois que o receptor central IP recebe os pacotes no caminho de loopback, ele processa o
• Interlaken envia pacotes e os transmite na interface de transferência de dados do usuário RX. O exampO design do arquivo verifica se os pacotes recebidos e transmitidos correspondem.
• O hardware exampO design inclui PLLs externos. Você pode examinar o texto claro fileé para view sample código que implementa um método possível para conectar PLLs externos ao IP FPGA Interlaken (2ª Geração).
• O projeto de hardware Interlaken (2ª Geração) example inclui os seguintes componentes:
  • Interlaken (2ª Geração) FPGA IP
  • Gerador de pacotes e verificador de pacotes
  • JTAG controlador que se comunica com o console do sistema. Você se comunica com a lógica do cliente por meio do console do sistema.

Figura 4. Design de hardware Ex de Interlaken (2ª geração)ample Diagrama de blocos de alto nível para variações do modo E-tile NRZ

O projeto de hardware Interlaken (2ª Geração) exampO arquivo que tem como alvo as variações do modo E-tile PAM4 requer um clock mac_clkin adicional que o IO PLL gera. Este PLL deve usar o mesmo clock de referência que aciona o pll_ref_clk.
Figura 5. Design de hardware Ex de Interlaken (2ª geração)ample Diagrama de blocos de alto nível para variações do modo E-tile PAM4

Para variações do modo E-tile PAM4, quando você habilita o parâmetro Preservar canais transceptores não utilizados para PAM4, uma porta de clock de referência adicional é adicionada (pll_ref_clk [1]). Esta porta deve ser acionada na mesma frequência definida no editor de parâmetros IP (frequência de clock de referência para canais preservados). A opção Preservar canais do transceptor não utilizados para PAM4 é opcional. O pino e as restrições relacionadas atribuídas a este relógio ficam visíveis no QSF quando você seleciona o kit de desenvolvimento Intel Stratix® 10 ou Intel Agilex 7 para geração de design.
Observação: Para projeto example simulação, o testbench sempre define a mesma frequência para pll_ref_clk[0] e pll_ref_clk[1].
Informações relacionadas
Guia do usuário do kit de desenvolvimento SoC do transceptor Intel Agilex 7 série F

Gerando o projeto
Figura 6. Procedimento

Siga estas etapas para gerar o exemplo de hardwareample design e testbench:

1. No software Intel Quartus Prime Pro Edition, clique em File ➤ Assistente de novo projeto para criar um novo projeto Intel Quartus Prime ou clique em File ➤ Open Project para abrir um projeto Intel Quartus Prime existente. O assistente solicita que você especifique um dispositivo.
2. Especifique a família de dispositivos Intel Agilex 7 e selecione o dispositivo para seu projeto.
3. No Catálogo IP, localize e clique duas vezes em Interlaken (2ª Geração) Intel FPGA IP. A janela Nova variante de IP é exibida.
4. Especifique um nome de nível superior para sua variação de IP personalizada. O editor de parâmetros salva as configurações de variação de IP em um file nomeado .ip.
5. Clique OK. O editor de parâmetros é exibido.
   Figura 7. Exampguia Design no Editor de parâmetros IP FPGA Intel Interlaken (2ª geração)
6. Na guia IP, especifique os parâmetros para sua variação de núcleo de IP.
7. Na guia Adaptação de PMA, especifique os parâmetros de adaptação de PMA se você planeja usar a adaptação de PMA para suas variações de dispositivo E-tile. Esta etapa é opcional:
   • Selecione a opção Habilitar IP flexível de carga de adaptação.
   • Observação: Você deve habilitar a opção Enable Native PHY Debug Master Endpoint (NPDME) na guia IP quando a adaptação PMA estiver habilitada.
   • Selecione uma predefinição de adaptação de PMA para o parâmetro de seleção de adaptação de PMA.
   • Clique em PMA Adaptation Preload para carregar os parâmetros de adaptação inicial e contínua.
   • Especifique o número de configurações de PMA a serem suportadas quando diversas configurações de PMA estiverem habilitadas usando o parâmetro Número de configuração de PMA.
   • Selecione qual configuração de PMA carregar ou armazenar usando Selecione uma configuração de PMA para carregar ou armazenar.
   • Clique em Carregar adaptação da configuração selecionada do PMA para carregar as definições de configuração selecionadas do PMA.
   • Para obter mais informações sobre os parâmetros de adaptação do PMA, consulte o E-tile
     Guia do usuário PHY do transceptor.
8. No exampNa guia Design, selecione a opção Simulation para gerar o testbench e selecione a opção Synthesis para gerar o hardware exampProjeto.
   • Observação: Você deve selecionar pelo menos uma das opções de Simulação ou Síntese para gerar o ExampLe Design Files.
9. Para Formato HDL gerado, selecione Verilog ou VHDL.
10. Para Target Development Kit, selecione a opção apropriada.
    • Observação: A opção Kit de desenvolvimento SoC do transceptor Intel Agilex 7 F-Series só está disponível quando seu projeto especifica o nome do dispositivo Intel Agilex 7 começando com AGFA012 ou AGFA014. Quando você seleciona a opção Kit de desenvolvimento, as atribuições de pinos são definidas de acordo com o número de peça do dispositivo Intel Agilex 7 Development Kit AGFB014R24A2E2V e podem ser diferentes do dispositivo selecionado. Se você pretende testar o projeto em hardware em uma PCB diferente, selecione a opção Nenhum e faça as atribuições de pinos apropriadas no .qsf file.
11. Clique em Gerar Example Design. O Ex SelecionadoampA janela Design Directory é exibida.
12. Se você quiser modificar o design exampcaminho ou nome do diretório do arquivo dos padrões exibidos (uflex_ilk_0_example_design), navegue até o novo caminho e digite o novo design example nome do diretório.
13. Clique em OK.

Informações relacionadas

• Guia do usuário do kit de desenvolvimento SoC do transceptor Intel Agilex 7 série F
• Guia do usuário PHY do transceptor E-tile

Simulando o Projeto Exampo Testbench
Consulte o Ex de design de hardware da Interlaken (2ª geração)ampBloco de alto nível para variações do modo NRZ do E-tile e design de hardware Interlaken (2ª geração) Example Bloco de alto nível para E-tile PAM4 Mode Variations diagramas de blocos do banco de testes de simulação.
Figura 8. Procedimento

Siga estas etapas para simular o testbench:

1. No prompt de comando, mude para o diretório de simulação do testbench. O diretório éample_installation_dir>/example_design/ testbench para dispositivos Intel Agilex 7.
2. Execute o script de simulação para o simulador suportado de sua escolha. O script compila e executa o testbench no simulador. Seu script deve verificar se as contagens de SOP e EOP correspondem após a conclusão da simulação. Consulte a tabela Etapas para executar a simulação.

Tabela 4. Etapas para executar a simulação

Simulador	Instruções
ModelSim SE ou QuestaSim	Na linha de comando, digite -do vlog_pro.do Se você preferir simular sem abrir a GUI do ModelSim, digite vsim -c -do vlog_pro.do
VCS	Na linha de comando, digite sh vcstest.sh
Xcelium	Na linha de comando, digite sh xcelium.sh

Analise os resultados. Uma simulação bem-sucedida envia e recebe pacotes e exibe “Test PASSED”.
O testbench para o projeto example conclui as seguintes tarefas:

• Instancia o IP FPGA Intel Interlaken (2ª geração).
• Imprime o status PHY.
• Verifica a sincronização do metaframe (SYNC_LOCK) e os limites da palavra (bloco) (WORD_LOCK).
• Aguarda que faixas individuais sejam bloqueadas e alinhadas.
• Inicia a transmissão de pacotes.
• Verifica as estatísticas do pacote:
  • erros CRC24
  • Procedimentos Operacionais Padrão (POPs)
  • EOPs

Os seguintes sampA saída do arquivo ilustra um teste de simulação bem-sucedido no modo Interlaken:

Observação: O projeto de Interlaken example simulação testbench envia 100 pacotes e recebe 100 pacotes. Os seguintesampA saída do arquivo ilustra um teste de simulação bem-sucedido no modo Interlaken Look-aside:

Observação: O número de pacotes (SOPs e EOPs) varia por pista no projeto Interlaken Lookaside exampsimulação de leampsaída de arquivo.
Informações relacionadas
Projeto de hardware Example Componentes na página 6

Compilando e Configurando o Ex de Designamparquivo em hardware
Figura 9. Procedimento

Para compilar e executar um teste de demonstração no hardware example design, siga estes passos:

1. Certifique-se de hardware exampA geração de design está completa.
2. No software Intel Quartus Prime Pro Edition, abra o projeto Intel Quartus Primeample_installation_dir>/example_design/quartus/example_design.qpf>.
3. No menu Processamento, clique em Iniciar Compilação.
4. Após a compilação bem-sucedida, um .sof file está disponível no diretório especificado. Siga estas etapas para programar o hardware example design no dispositivo Intel Agilex 7:
   • a. Conecte o kit de desenvolvimento SoC do transceptor Intel Agilex 7 F-Series ao computador host.
   • b. Inicie o aplicativo Clock Control, que faz parte do kit de desenvolvimento, e defina novas frequências para o ex de designample. Abaixo está a configuração de frequência no aplicativo Clock Control:
   • • Si5338 (U37), CLK1-100 MHz
   • • Si5338 (U36), CLK2-153.6 MHz
   • • Si549 (Y2), OUT - Defina o valor de pll_ref_clk(1) de acordo com os requisitos do seu projeto.
   • c. No menu Ferramentas, clique em Programador.
   • d. No programador, clique em Configuração de hardware.
   • e. Selecione um dispositivo de programação.
   • f. Selecione e adicione o kit de desenvolvimento SoC de transceptor Intel Agilex 7 F-Series ao qual sua sessão Intel Quartus Prime pode se conectar.
   • g. Certifique-se de que o modo esteja definido como JTAG.
   • h. Selecione o dispositivo Intel Agilex 7 e clique em Adicionar dispositivo. O Programador exibe um diagrama de blocos das conexões entre os dispositivos da sua placa.
   • eu. Na linha com seu .sof, marque a caixa para o .sof.
   • j. Marque a caixa na coluna Programar/Configurar.
   • k. Clique em Iniciar.

Informações relacionadas

• Programando dispositivos Intel FPGA na página 0
• Análise e depuração de projetos com console do sistema
• Guia do usuário do kit de desenvolvimento SoC do transceptor Intel Agilex 7 série F

Testando o projeto de hardware Example
Depois de compilar o design de núcleo IP FPGA Intel Interlaken (2ª geração) example e configurar seu dispositivo, você pode usar o console do sistema para programar o núcleo de IP e seus registros de núcleo IP PHY nativos incorporados.

Siga estas etapas para abrir o console do sistema e testar o projeto de hardware exampem:

1. No software Intel Quartus Prime Pro Edition, no menu Ferramentas, clique em Ferramentas de depuração do sistema ➤ Console do sistema.
2. Mude para oample_installation_dir>exampdiretório le_design/ hwtest.
3. Para abrir uma conexão com o JTAG master, digite o seguinte comando: source sysconsole_testbench.tcl
4. Você pode ativar o modo de loopback serial interno com o seguinte exemplo de designampcomandos le:
   • uma. stat: Imprime informações gerais de status.
   • b. sys_reset: redefine o sistema.
   • c. loop_on: Ativa o loopback serial interno.
   • d. run_example_design: Executa o projeto exampeu.
   • Observação: Você deve executar o comando loop_on antes de run_exampcomando le_design. O run_example_design executa os seguintes comandos em uma sequência: sys_reset->stat->gen_on->stat->gen_off.
   • Observação: Quando você seleciona a opção Habilitar IP flexível de carregamento de adaptação, o run_exampO comando le_design executa a calibração de adaptação inicial no lado RX executando o comando run_load_PMA_configuration.
5. Você pode desativar o modo de loopback serial interno com o seguinte exemplo de designample comando:
   • uma. loop_off: Desativa o loopback serial interno.
6. Você pode programar o núcleo IP com o seguinte projeto adicional exampcomandos le:
   • uma. gen_on: Habilita o gerador de pacotes.
   • b. gen_off: Desativa o gerador de pacotes.
   • c. run_test_loop: Executa o teste para vezes para variações de E-tile NRZ e PAM4.
   • d. clear_err: Limpa todos os bits de erro persistentes.
   • e. set_test_mode : configura o teste para ser executado em um modo específico.
   • f. get_test_mode: Imprime o modo de teste atual.
   • g. set_burst_size : define o tamanho do burst em bytes.
   • h. get_burst_size: Imprime informações sobre o tamanho do burst.

O teste bem-sucedido imprime a mensagem HW_TEST:PASS. Abaixo estão os critérios de aprovação para uma execução de teste:

• Sem erros para CRC32, CRC24 e verificador.
• Os SOPs e EOPs transmitidos devem corresponder aos recebidos.

Os seguintes sampA saída do arquivo ilustra uma execução de teste bem-sucedida no modo Interlaken:

O teste bem-sucedido imprime HW_TEST : mensagem PASS. Abaixo estão os critérios de aprovação para uma execução de teste:

• Sem erros para CRC32, CRC24 e verificador.
• Os SOPs e EOPs transmitidos devem corresponder aos recebidos.

Os seguintes sampA saída do arquivo ilustra uma execução de teste bem-sucedida no modo Interlaken Lookaside:

Projeto Example Descrição

o projeto example demonstra as funcionalidades do núcleo Interlaken IP.

Informações relacionadas
Interlaken (2ª Geração) Guia do Usuário IP FPGA

Projeto Exampo Comportamento
Para testar o projeto no hardware, digite os seguintes comandos no console do sistema::

1. Fonte da configuração file:
   • % fonteample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Execute o teste:
   • % run_example_design
3. O projeto de hardware Interlaken (2ª Geração) example conclui as seguintes etapas:
   • uma. Redefine o IP Interlaken (2ª Geração).
   • b. Configura o IP Interlaken (2ª Geração) no modo de loopback interno.
   • c. Envia um fluxo de pacotes Interlaken com dados predefinidos na carga útil para a interface de transferência de dados do usuário TX do núcleo IP.
   • d. Verifica os pacotes recebidos e relata o status. O verificador de pacotes incluído no projeto de hardware example fornece os seguintes recursos básicos de verificação de pacotes:
     • Verifica se a sequência do pacote transmitido está correta.
     • Verifica se os dados recebidos correspondem aos valores esperados, garantindo que as contagens de início de pacote (SOP) e de fim de pacote (EOP) estejam alinhadas enquanto os dados estão sendo transmitidos e recebidos.

Sinais de Interface
Tabela 5. Projeto Exampos sinais de interface

Nome da porta	Direção	Largura (bits)	Descrição
mgmt_clk	Entrada	1	Entrada do relógio do sistema. A frequência do clock deve ser de 100 MHz.
pll_ref_clk/ pll_ref_clk[1:0](2)	Entrada	1/2	Relógio de referência do transceptor. Aciona o RX CDR PLL.
continuou…

Nome da porta	Direção	Largura (bits)	Descrição
			pll_ref_clk[1] só está disponível quando você ativa Preservar não utilizado Observação: canais de transceptor para PAM4 parâmetro nas variações de IP do modo E-tile PAM4.
rx_pin	Entrada	Número de faixas	Pino de dados SERDES do receptor.
tx_pin	Saída	Número de faixas	Pino de transmissão de dados SERDES.
rx_pin_n	Entrada	Número de faixas	Pino de dados SERDES do receptor. Este sinal está disponível apenas nas variações de dispositivo do modo E-tile PAM4.
tx_pin_n	Saída	Número de faixas	Pino de transmissão de dados SERDES. Este sinal está disponível apenas nas variações de dispositivo do modo E-tile PAM4.
mac_clk_pll_ref	Entrada	1	Este sinal deve ser acionado por um PLL e deve usar a mesma fonte de clock que aciona o pll_ref_clk. Este sinal está disponível apenas nas variações de dispositivo do modo E-tile PAM4.
usr_pb_reset_n	Entrada	1	Reinicialização do sistema.

Informações relacionadas
Sinais de Interface

Cadastre-se Mapa
Observação: • Projeto ExampO endereço de registro do arquivo começa com 0x20**, enquanto o endereço do registro principal do Interlaken IP começa com 0x10**.

• Código de acesso: RO—Somente leitura e RW—Leitura/Gravação.
• O console do sistema lê o design example registra e relata o status do teste na tela.

Tabela 6. Projeto Example Mapa de registro para Interlaken Design Example

Desvio	Nome	Acesso	Descrição
8h00	Reservado
8h01	Reservado
8h02	Redefinição de PLL do sistema	RO	Os bits a seguir indicam a solicitação de reinicialização do PLL do sistema e o valor de habilitação: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	Faixa RX alinhada	RO	Indica o alinhamento da pista RX.
8h04	PALAVRA bloqueada	RO	[NUM_LANES–1:0] – Identificação dos limites da palavra (bloco).
continuou…

Quando você ativa Preservar canais do transceptor não utilizados para o parâmetro PAM4, uma porta de relógio de referência adicional é adicionada para preservar o canal escravo PAM4 não utilizado.

Desvio	Nome	Acesso	Descrição
8h05	Sincronização bloqueada	RO	[NUM_LANES–1:0] – Sincronização de metaframe.
8h06 – 8h09	Contagem de erros CRC32	RO	Indica a contagem de erros CRC32.
8'h0A	Contagem de erros CRC24	RO	Indica a contagem de erros CRC24.
8'h0B	Sinal de overflow/underflow	RO	Os bits a seguir indicam: • Bit [3] - sinal de subfluxo TX • Bit [2] - sinal de estouro de TX • Bit [1] - sinal de estouro RX
8'h0C	Contagem de SOP	RO	Indica o número de SOP.
8'h0D	Contagem EOP	RO	Indica o número de EOP
8'h0E	Contagem de erros	RO	Indica o número dos seguintes erros: • Perda de alinhamento da pista • Palavra de controle ilegal • Padrão de enquadramento ilegal • Indicador SOP ou EOP ausente
8'h0F	send_data_mm_clk	RW	Escreva 1 no bit [0] para habilitar o sinal do gerador.
8h10	Erro do verificador		Indica o erro do verificador. (erro de dados SOP, erro de número de canal e erro de dados PLD)
8h11	Bloqueio PLL do sistema	RO	Bit [0] indica indicação de bloqueio PLL.
8h14	contagem SOP TX	RO	Indica o número de SOP gerado pelo gerador de pacotes.
8h15	Contagem de TX EOP	RO	Indica o número de EOP gerados pelo gerador de pacotes.
8h16	pacote contínuo	RW	Escreva 1 no bit [0] para habilitar o pacote contínuo.
8h39	contagem de erros ECC	RO	Indica o número de erros de ECC.
8h40	Contagem de erros corrigidos por ECC	RO	Indica o número de erros de ECC corrigidos.

Projeto Example Mapa de registro para Interlaken Look-aside Design Example
Use este mapa de registro ao gerar o ex de designamparquivo com o parâmetro Ativar modo de visualização do Interlaken ativado.

Desvio	Nome	Acesso	Descrição
8h00	Reservado
8h01	Reiniciar contador	RO	Escreva 1 no bit [0] para limpar o bit igual do contador TX e RX.
8h02	Redefinição de PLL do sistema	RO	Os bits a seguir indicam a solicitação de reinicialização do PLL do sistema e o valor de habilitação: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8h03	Faixa RX alinhada	RO	Indica o alinhamento da pista RX.
8h04	PALAVRA bloqueada	RO	[NUM_LANES–1:0] – Identificação dos limites da palavra (bloco).
8h05	Sincronização bloqueada	RO	[NUM_LANES–1:0] – Sincronização de metaframe.
8h06 – 8h09	Contagem de erros CRC32	RO	Indica a contagem de erros CRC32.
8'h0A	Contagem de erros CRC24	RO	Indica a contagem de erros CRC24.
continuou…

Desvio	Nome	Acesso	Descrição
8'h0B	Reservado
8'h0C	Contagem de SOP	RO	Indica o número de SOP.
8'h0D	Contagem EOP	RO	Indica o número de EOP
8'h0E	Contagem de erros	RO	Indica o número dos seguintes erros: • Perda de alinhamento da pista • Palavra de controle ilegal • Padrão de enquadramento ilegal • Indicador SOP ou EOP ausente
8'h0F	send_data_mm_clk	RW	Escreva 1 no bit [0] para habilitar o sinal do gerador.
8h10	Erro do verificador	RO	Indica o erro do verificador. (erro de dados SOP, erro de número de canal e erro de dados PLD)
8h11	Bloqueio PLL do sistema	RO	Bit [0] indica indicação de bloqueio PLL.
8h13	contagem de latência	RO	Indica o número de latência.
8h14	contagem SOP TX	RO	Indica o número de SOP gerado pelo gerador de pacotes.
8h15	Contagem de TX EOP	RO	Indica o número de EOP gerados pelo gerador de pacotes.
8h16	pacote contínuo	RO	Escreva 1 no bit [0] para habilitar o pacote contínuo.
8h17	Contadores TX e RX iguais	RW	Indica que os contadores TX e RX são iguais.
8h23	Ativar latência	WO	Escreva 1 no bit [0] para ativar a medição de latência.
8h24	Latência pronta	RO	Indica que a medição de latência está pronta.

Interlaken (2ª geração) Intel Agilex 7 FPGA IP Design ExampArquivos do Guia do Usuário

• Para obter as versões mais recentes e anteriores deste guia do usuário, consulte o Interlaken (2º
• Geração) Intel Agilex 7 FPGA IP Design Exampversão HTML do Guia do Usuário. Selecione a versão e clique em Download. Se um IP ou versão de software não estiver listado, o guia do usuário do IP ou versão de software anterior se aplica.
• As versões IP são iguais às versões do software Intel Quartus Prime Design Suite até v19.1. A partir do software Intel Quartus Prime Design Suite versão 19.2 ou posterior, os núcleos IP têm um novo esquema de versão IP.

Histórico de revisão de documentos para Interlaken (2ª geração) Intel Agilex 7 FPGA IP Design Example Guia do usuário

Versão do documento	Versão Intel Quartus Prime	Versão IP	Mudanças
2023.06.26	23.2	21.1.1	• Adicionado suporte VHDL para modelo de síntese e simulação. • Nome da família de produtos atualizado para “Intel Agilex 7”.
2022.08.03	21.3	20.0.1	O OPN do dispositivo foi corrigido para o Kit de desenvolvimento de transceptor-SoC Intel Agilex F-Series.
2021.10.04	21.3	20.0.1	• Adicionado suporte para simulador QuestaSim. • Removido suporte para simulador NCSim.
2021.02.24	20.4	20.0.1	• Adicionadas informações sobre como preservar o canal do transceptor não utilizado para PAM4 na seção: Projeto de hardware Example componentes. • Adicionada a descrição do sinal pll_ref_clk[1] na seção: Sinais de Interface.
2020.12.14	20.4	20.0.0	• Programas atualizadosample saída de teste de hardware para modo Interlaken e modo Look-aside Interlaken na seção Testando o projeto de hardware Example. • Mapa de registro atualizado para Interlaken Look-aside design example na seção Cadastre-se Mapa. • Adicionados critérios de aprovação para um teste de hardware bem-sucedido na seção Testando o projeto de hardware Example.
2020.10.16	20.2	19.3.0	Comando corrigido para executar a calibração de adaptação inicial no lado RX em Testando o projeto de hardware Example seção.
2020.06.22	20.2	19.3.0	• O design exampO arquivo está disponível para o modo Interlaken Lookside. • Teste de hardware do projeto example está disponível para variações de dispositivos Intel Agilex. • Adicionado Figura: Diagrama de blocos de alto nível para Interlaken (2ª geração) Design Example. • Atualizadas as seguintes seções: —   Requisitos de hardware e software —   Estrutura de Diretório • Modificados os seguintes números para incluir a atualização relacionada ao Interlaken Look-aside: —   Figura: Interlaken (2ª geração) Design de hardware Example Diagrama de blocos de alto nível para variações do modo E-tile NRZ —   Figura: Interlaken (2ª geração) Design de hardware Example Diagrama de blocos de alto nível para variações do modo E-tile PAM4 • Atualizada Figura: Editor de parâmetros IP.
continuou…

Versão do documento	Versão Intel Quartus Prime	Versão IP	Mudanças
			• Adicionadas informações sobre as configurações de frequência no aplicativo de controle de relógio na seção Compilando e Configurando o Ex de Designamparquivo em hardware. • Adicionadas saídas de execução de teste para o Lookaside de Interlaken nas seguintes seções: —   Simulando o Projeto Exampo Testbench —   Testando o projeto de hardware Example • Adicionados seguintes novos sinais em Sinais de Interface seção: - mgmt_clk -rx_pin_n -tx_pin_n -mac_clk_pll_ref • Adicionado mapa de registro para Interlaken Look-aside design example em seção: Cadastrar Mapa.
2019.09.30	19.3	19.2.1	Removido clk100. O mgmt_clk serve como um relógio de referência para o IO PLL no seguinte: •    Figura: Interlaken (2ª geração) Design de hardware Example Diagrama de blocos de alto nível para variações do modo E-tile NRZ. •    Figura: Interlaken (2ª geração) Design de hardware Example Diagrama de blocos de alto nível para variações do modo E-tile PAM4.
2019.07.01	19.2	19.2	Lançamento inicial.

Interlaken (2ª geração) Intel Agilex® 7 FPGA IP Design Example Guia do usuário

Documentos / Recursos

Intel Interlaken 2ª Geração Agilex 7 FPGA IP Design Example [pdf] Guia do Usuário Interlaken 2ª Geração Agilex 7 FPGA IP Design Example, Interlaken, 2ª geração Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design ExampLe, Design Example

Referências

• Manual do usuário