Intel Interlaken 2-го поколения Agilex 7 FPGA IP Design Example
Информация о продукте
IP-ядро FPGA Interlaken (2-го поколения) является особенностью FPGA Intel Agilex 7. Он предоставляет испытательный стенд для моделирования и возможности проектирования аппаратного обеспечения.ampфайл, который поддерживает компиляцию и тестирование оборудования. Дизайн бывшийampФайл также доступен для функции просмотра Интерлакена. IP-ядро поддерживает режимы NRZ и PAM4 для устройств E-tile и генерируетampфайлы для всех поддерживаемых комбинаций количества дорожек и скоростей передачи данных.
Требования к оборудованию и программному обеспечению
Конструкция IP-ядра Interlaken (2-го поколения) exampДля файла требуется комплект разработки Intel Agilex 7 F-Series Transceiver-SoC. Для получения дополнительной информации обратитесь к руководству пользователя комплекта разработки.
Структура каталогов
Сгенерированный Интерлакен (2-го поколения) example design включает в себя следующие каталоги:
- example_design: Содержит основные files для дизайна exampле.
- илк_уфлекс: Содержит fileЭто связано с опцией режима просмотра Интерлакена.
- ila_uflex: Содержит files связано с опцией режима Interlaken Look-aside (генерируется только при выборе).
Инструкции по применению продукта
Чтобы использовать конструкцию IP-ядра Interlaken (2-го поколения), например,ampле, выполните следующие действия:
- Убедитесь, что у вас есть комплект разработки приемопередатчика-SoC Intel Agilex 7 серии F.
- Скомпилируйте дизайн exampле с помощью симулятора.
- Выполните функциональное моделирование, чтобы проверить проект.
- Генерировать дизайн exampфайл с помощью редактора параметров.
- Скомпилируйте дизайн exampле с помощью Quartus Prime.
- Выполните тестирование оборудования для проверки конструкции.
Примечание: Опция режима Interlaken Look-aside доступна для выбора в редакторе параметров IP. Если выбрано, дополнительные files будет сгенерирован в каталоге «ila_uflex».
Краткое руководство пользователя
- IP-ядро FPGA Interlaken (2-го поколения) представляет собой испытательный стенд для моделирования и аппаратный дизайн exampфайл, который поддерживает компиляцию и тестирование оборудования.
- Когда вы создаете дизайн example, редактор параметров автоматически создает fileЭто необходимо для моделирования, компиляции и тестирования проекта на аппаратном уровне.
- Дизайн эксample также доступен для функции Interlaken Look-aside.
- Испытательный стенд и дизайн exampФайл поддерживает режимы NRZ и PAM4 для устройств E-tile.
- IP-ядро FPGA Interlaken (2-го поколения) генерируетampфайлы для всех поддерживаемых комбинаций количества дорожек и скоростей передачи данных.
Рисунок 1. Этапы разработки для Design Example
Конструкция IP-ядра Interlaken (2-го поколения) example поддерживает следующие функции:
- Внутренний режим последовательной обратной связи TX-RX
- Автоматически генерирует пакеты фиксированного размера
- Базовые возможности проверки пакетов
- Возможность использовать системную консоль для сброса проекта для повторного тестирования
- Адаптация PMA
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги. *Другие названия и торговые марки могут быть заявлены как собственность других лиц.
Рисунок 2. Блок-схема высокого уровня для Interlaken (2-го поколения) Design Example
Сопутствующая информация
- Интерлакен (2-го поколения) FPGA IP User Guide
- Интерлакен (2-го поколения) Intel FPGA IP Примечания к выпуску
Аппаратное и программное обеспечение
Требования к оборудованию и программному обеспечению
Чтобы проверить бывшегоampДля проектирования используйте следующее аппаратное и программное обеспечение:
- Программное обеспечение Intel® Quartus® Prime Pro Edition
- Системная консоль
- Поддерживаемые симуляторы:
- Siemens* EDA ModelSim* SE или QuestaSim*
- Синопсис* VCS*
- Каденс* Xcelium*
- Комплект разработки приемопередатчика-SoC Intel Agilex® 7 серии F (AGFB014R24A2E2V)
Сопутствующая информация
Руководство пользователя комплекта разработки приемопередатчика-SoC Intel Agilex 7 серии F
Структура каталогов
Конструкция IP-ядра Interlaken (2-го поколения) example file каталоги содержат следующие сгенерированные files для дизайна exampле.
Рисунок 3. Структура каталогов сгенерированного Interlaken (2-го поколения) ExampЛе Дизайн
Конфигурация оборудования, моделирование и тестирование fileрасположены вample_installation_dir>/uflex_ilk_0_exampле_дизайн.
Таблица 1. Интерлакен (2-го поколения) IP Core Hardware Design Example File Описания Эти fileнаходятся вample_installation_dir>/uflex_ilk_0_example_design/ бывшийampкаталог le_design/quartus.
| File Имена | Описание |
| example_design.qpf | Проект Intel Quartus Prime file. |
| example_design.qsf | Настройки проекта Intel Quartus Prime file |
| example_design.sdc jtag_timing_template.sdc | Ограничение дизайна Synopsys file. Вы можете копировать и изменять для вашего собственного дизайна. |
| sysconsole_testbench.tcl | Основной file для доступа к системной консоли |
Таблица 2. Интерлакен (2-го поколения) IP Core Testbench File Описание
Этот file находится вample_installation_dir>/uflex_ilk_0_example_design/ бывшийampкаталог le_design/rtl.
| File Имя | Описание |
| top_tb.sv | Тестовый стенд верхнего уровня file. |
Таблица 3. Интерлакен (2-го поколения) Сценарии IP Core Testbench
Эти fileнаходятся вample_installation_dir>/uflex_ilk_0_example_design/ бывшийampкаталог le_design/testbench.
| File Имя | Описание |
| vcstest.sh | Сценарий VCS для запуска тестового стенда. |
| vlog_pro.do | Скрипт ModelSim SE или QuestaSim для запуска тестового стенда. |
| xcelium.sh | Сценарий Xcelium для запуска тестового стенда. |
Аппаратный дизайн ExampКомпоненты
- БывшийampПроект соединяет опорные часы системы и PLL, а также необходимые компоненты проекта. ЭксampПроект файла настраивает IP-ядро в режиме внутренней обратной связи и генерирует пакеты на пользовательском интерфейсе передачи данных IP-ядра TX. Ядро IP отправляет эти пакеты по внутреннему кольцевому пути через приемопередатчик.
- После того как базовый IP-приемник получает пакеты по кольцевому пути, он обрабатывает
- Интерлакен передает пакеты и передает их на интерфейс передачи пользовательских данных RX. ЭксampСхема проверяет соответствие полученных и переданных пакетов.
- Аппаратное обеспечениеampПроект включает внешние PLL. Вы можете изучить открытый текст fileс к view sampФайловый код, который реализует один из возможных методов подключения внешних PLL к Interlaken (2nd Generation) FPGA IP.
- Дизайн оборудования Interlaken (2-го поколения) exampФайл включает в себя следующие компоненты:
- Интерлакен (2-го поколения) FPGA IP
- Генератор пакетов и средство проверки пакетов
- JTAG контроллер, который взаимодействует с системной консолью. Вы взаимодействуете с клиентской логикой через системную консоль.
Рисунок 4. Интерлакен (2-е поколение) Hardware Design Example Блок-схема высокого уровня для вариантов режима NRZ E-плитки
Дизайн оборудования Interlaken (2-го поколения) exampФайл, предназначенный для вариантов режима PAM4 E-плитки, требует дополнительных часов mac_clkin, которые генерирует IO PLL. Эта PLL должна использовать тот же эталонный такт, что и pll_ref_clk.
Рисунок 5. Интерлакен (2-е поколение) Hardware Design Example Блок-схема высокого уровня для вариантов режима PAM4 E-плитки
Для вариантов режима E-tile PAM4, когда вы включаете параметр «Сохранить неиспользуемые каналы приемопередатчика для PAM4», добавляется дополнительный порт опорной тактовой частоты (pll_ref_clk [1]). Этот порт должен работать на той же частоте, которая задана в редакторе параметров IP (опорная тактовая частота для сохраненных каналов). Параметр «Сохранить неиспользуемые каналы трансивера для PAM4» не является обязательным. Вывод и связанные с ним ограничения, назначенные этому тактовому сигналу, видны в QSF, когда вы выбираете комплект разработки Intel Stratix® 10 или Intel Agilex 7 для создания проекта.
Примечание: Для дизайна exampПри моделировании тестовый стенд всегда определяет одну и ту же частоту для pll_ref_clk[0] и pll_ref_clk[1].
Сопутствующая информация
Руководство пользователя комплекта разработки приемопередатчика-SoC Intel Agilex 7 серии F
Генерация дизайна
Рисунок 6. Процедура
Выполните следующие действия, чтобы сгенерировать аппаратное обеспечение exampдизайн и тестовый стенд:
- В программном обеспечении Intel Quartus Prime Pro Edition нажмите File ➤ Мастер создания нового проекта, чтобы создать новый проект Intel Quartus Prime, или щелкните File ➤ Открыть проект, чтобы открыть существующий проект Intel Quartus Prime. Мастер предложит вам указать устройство.
- Укажите семейство устройств Intel Agilex 7 и выберите устройство для вашего дизайна.
- В каталоге IP найдите и дважды щелкните Interlaken (2nd Generation) Intel FPGA IP. Появится окно Новый вариант IP.
- Укажите имя верхнего уровня для вашего пользовательского варианта IP. Редактор параметров сохраняет настройки вариантов IP в file названный .ip.
- Нажмите «ОК». Появится редактор параметров.
Рисунок 7. ExampВкладка Design в Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
- На вкладке IP укажите параметры для вашего варианта IP-ядра.
- На вкладке «Адаптация PMA» укажите параметры адаптации PMA, если вы планируете использовать адаптацию PMA для своих вариантов устройства E-tile. Этот шаг не является обязательным:
- Выберите опцию «Включить адаптационную загрузку программного IP».
- Примечание: Необходимо включить параметр «Включить главную конечную точку отладки Native PHY» (NPDME) на вкладке IP, когда включена адаптация PMA.
- Выберите предустановку адаптации PMA для параметра «Выберите адаптацию PMA».
- Нажмите «Предварительная загрузка адаптации PMA», чтобы загрузить параметры начальной и непрерывной адаптации.
- Укажите количество поддерживаемых конфигураций PMA, если включено несколько конфигураций PMA, с помощью параметра конфигурации Number of PMA.
- Выберите конфигурацию PMA для загрузки или сохранения с помощью кнопки «Выберите конфигурацию PMA для загрузки или сохранения».
- Нажмите «Загрузить адаптацию из выбранной конфигурации PMA», чтобы загрузить выбранные настройки конфигурации PMA.
- Дополнительную информацию о параметрах адаптации PMA см. в разделе E-tile.
Руководство пользователя PHY трансивера.
- На бывшемampНа вкладке «Проект» выберите параметр «Симуляция», чтобы сгенерировать испытательный стенд, и выберите параметр «Синтез», чтобы сгенерировать аппаратное обеспечение ex.ampдизайн.
- Примечание: Вы должны выбрать хотя бы одну из опций «Моделирование» или «Синтез», чтобы сгенерировать Ex.ampЛе Дизайн Files.
- В разделе «Сгенерированный формат HDL» выберите Verilog или VHDL.
- Для Target Development Kit выберите соответствующий вариант.
- Примечание: Опция комплекта разработки приемопередатчика SoC Intel Agilex 7 серии F доступна только в том случае, если в вашем проекте указано имя устройства Intel Agilex 7, начинающееся с AGFA012 или AGFA014. При выборе варианта «Комплект разработки» назначения контактов устанавливаются в соответствии с номером детали устройства комплекта разработки Intel Agilex 7 AGFB014R24A2E2V и могут отличаться от выбранного вами устройства. Если вы собираетесь протестировать проект на оборудовании другой платы, выберите опцию «Нет» и выполните соответствующие назначения выводов в файле .qsf. file.
- Нажмите «Создать пример».ampЛе Дизайн. Избранный бывшийampПоявится окно Design Directory.
- Если вы хотите изменить дизайн exampпуть к каталогу или имя файла из отображаемых значений по умолчанию (uflex_ilk_0_example_design), перейдите к новому пути и введите новый дизайн exampимя каталога файлов.
- Нажмите ОК.
- Руководство пользователя комплекта разработки приемопередатчика-SoC Intel Agilex 7 серии F
- Руководство пользователя E-tile Transceiver PHY
Моделирование проекта ExampЛе Тестбенч
См. Interlaken (2nd Generation) Hardware Design Example Блок высокого уровня для E-tile NRZ Mode Variations and Interlaken (2nd Generation) Hardware Design Example Блок высокого уровня для E-tile PAM4 Mode Variations блок-схемы стенда моделирования.
Рисунок 8. Процедура
Выполните следующие шаги, чтобы смоделировать тестовый стенд:
- В командной строке перейдите в каталог моделирования тестового стенда. Каталогample_installation_dir>/example_design/testbench для устройств Intel Agilex 7.
- Запустите сценарий моделирования для поддерживаемого симулятора по вашему выбору. Скрипт компилирует и запускает тестовый стенд в симуляторе. Ваш сценарий должен проверять совпадение счетчиков SOP и EOP после завершения моделирования. См. таблицу Шаги для запуска моделирования.
Таблица 4. Шаги для запуска моделирования
| Симулятор | Инструкции |
| ModelSim SE или QuestaSim | В командной строке введите -do vlog_pro.do
Если вы предпочитаете моделировать без вызова графического интерфейса ModelSim, введите vsim -c -do vlog_pro.do |
| ВКС | В командной строке введите sh vcstest.sh |
| Xcelium | В командной строке введите sh xcelium.sh |
Проанализируйте результаты. Успешная симуляция отправляет и получает пакеты и отображает «Test PASSED».
Испытательный стенд для проектирования exampле выполняет следующие задачи:
- Создает экземпляр Interlaken (2-го поколения) Intel FPGA IP.
- Выводит состояние PHY.
- Проверяет синхронизацию метафреймов (SYNC_LOCK) и границы слов (блоков) (WORD_LOCK).
- Ожидает блокировки и выравнивания отдельных дорожек.
- Начинает передавать пакеты.
- Проверяет статистику пакетов:
- Ошибки CRC24
- СОП
- EOP
Следующие сampВывод файла иллюстрирует успешный тестовый прогон симуляции в режиме Interlaken:
Примечание: Интерлакен дизайн бывшийampТестовый стенд моделирования Le отправляет 100 пакетов и получает 100 пакетов. СледующиеampВыходные данные иллюстрируют успешный тестовый прогон симуляции в режиме Interlaken Look-aside:
Примечание: Количество пакетов (SOP и EOP) варьируется в зависимости от полосы в конструкции Interlaken Lookaside ex.ampле моделирование сampвывод.
Сопутствующая информация
Аппаратный дизайн Example Компоненты на стр. 6
Компиляция и настройка Design Exampле в оборудовании
Рисунок 9. Процедура
Скомпилировать и запустить демонстрационный тест на оборудовании example дизайн, выполните следующие действия:
- Убедитесь, что аппаратное обеспечение exampГенерация дизайна завершена.
- В программном обеспечении Intel Quartus Prime Pro Edition откройте проект Intel Quartus Prime.ample_installation_dir>/example_design/quartus/ бывшийample_design.qpf>.
- В меню «Обработка» нажмите «Начать компиляцию».
- После успешной компиляции .sof file доступен в указанном вами каталоге. Выполните следующие действия, чтобы запрограммировать аппаратное обеспечение exampконструкция устройства Intel Agilex 7:
- а. Подключите комплект разработки приемопередатчика-SoC Intel Agilex 7 серии F к главному компьютеру.
- б. Запустите приложение Clock Control, которое является частью комплекта разработки, и установите новые частоты для проекта ex.ampле. Ниже приведена настройка частоты в приложении Clock Control:
- • Si5338 (U37), CLK1- 100 МГц
- • Si5338 (U36), CLK2- 153.6 МГц
- • Si549 (Y2), OUT – установите значение pll_ref_clk(1) в соответствии с требованиями вашего проекта.
- в. В меню Сервис выберите Программатор.
- д. В программаторе нажмите «Настройка оборудования».
- е. Выберите устройство программирования.
- ф. Выберите и добавьте комплект разработки приемопередатчика-SoC Intel Agilex 7 серии F, к которому можно подключить сеанс Intel Quartus Prime.
- г. Убедитесь, что режим установлен на JTAG.
- час Выберите устройство Intel Agilex 7 и нажмите «Добавить устройство». Программатор отображает блок-схему соединений между устройствами на вашей плате.
- я. В строке с вашим .sof установите флажок для .sof.
- Дж. Установите флажок в столбце Program/Configure.
- к. Щелкните Пуск.
Сопутствующая информация
- Программирование устройств Intel FPGA на странице 0
- Анализ и отладка проектов с помощью системной консоли
- Руководство пользователя комплекта разработки приемопередатчика-SoC Intel Agilex 7 серии F
Тестирование аппаратного дизайна Example
После того, как вы скомпилируете Interlaken (2-го поколения) проект ядра Intel FPGA IP exampФайл и настроить ваше устройство, вы можете использовать системную консоль для программирования ядра IP и его встроенных регистров ядра Native PHY IP.
Выполните следующие действия, чтобы открыть системную консоль и протестировать дизайн аппаратного обеспечения.ampль:
- В программном обеспечении Intel Quartus Prime Pro Edition в меню «Инструменты» выберите «Инструменты отладки системы» ➤ «Системная консоль».
- Изменить наample_installation_dir>exampкаталог le_design/hwtest.
- Чтобы открыть соединение с JTAG master введите следующую команду: source sysconsole_testbench.tcl
- Вы можете включить режим внутреннего последовательного шлейфа с помощью следующего проекта example команды:
- а. stat: выводит общую информацию о состоянии.
- б. sys_reset: сбрасывает систему.
- в. loop_on: включает внутреннюю последовательную петлю.
- д. run_example_design: Запускает дизайн exampле.
- Примечание: Вы должны запустить команду loop_on перед run_ex.ampкоманда le_design. run_example_design последовательно выполняет следующие команды: sys_reset->stat->gen_on->stat->gen_off.
- Примечание: Когда вы выбираете опцию «Включить адаптационную загрузку программного IP», файл run_exampКоманда le_design выполняет первоначальную адаптационную калибровку на стороне RX, запуская команду run_load_PMA_configuration.
- Вы можете отключить режим внутреннего последовательного шлейфа с помощью следующего проекта exampле команда:
- а. loop_off: отключает внутренний последовательный шлейф.
- Вы можете запрограммировать IP-ядро со следующей дополнительной конструкцией example команды:
- а. gen_on: включает генератор пакетов.
- б. gen_off: отключает генератор пакетов.
- в. run_test_loop: запускает тест для раз для вариантов E-tile NRZ и PAM4.
- д. clear_err: очищает все залипшие биты ошибок.
- е. set_test_mode : настраивает выполнение теста в определенном режиме.
- ф. get_test_mode: печатает текущий тестовый режим.
- г. set_burst_size : устанавливает размер пакета в байтах.
- час get_burst_size: выводит информацию о размере пакета.
Успешный тест печатает сообщение HW_TEST:PASS. Ниже приведены критерии прохождения тестового прогона:
- Нет ошибок для CRC32, CRC24 и проверки.
- Передаваемые SOP и EOP должны совпадать с полученными.
Следующие сampВывод файла иллюстрирует успешный тестовый запуск в режиме Interlaken:
Успешный тест печатает сообщение HW_TEST : PASS. Ниже приведены критерии прохождения тестового прогона:
- Нет ошибок для CRC32, CRC24 и проверки.
- Передаваемые SOP и EOP должны совпадать с полученными.
Следующие сampВывод файла иллюстрирует успешный тестовый запуск в режиме Interlaken Lookaside:
Дизайн Example Описание
Дизайн эксample демонстрирует функциональные возможности ядра Interlaken IP.
Сопутствующая информация
Интерлакен (2-го поколения) FPGA IP User Guide
Дизайн Exampле Поведение
Чтобы протестировать проект на аппаратном уровне, введите в системной консоли следующие команды:
- Источник установки file:
- % источникampле>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
- Запустите тест:
- % run_example_design
- Дизайн оборудования Interlaken (2-го поколения) example выполняет следующие шаги:
- а. Сбрасывает IP-адрес Интерлакена (2-го поколения).
- б. Настраивает IP-адрес Интерлакена (2-го поколения) в режиме внутренней петли.
- в. Отправляет поток пакетов Interlaken с предопределенными данными в полезной нагрузке на интерфейс передачи пользовательских данных TX ядра IP.
- д. Проверяет полученные пакеты и сообщает о состоянии. Средство проверки пакетов, входящее в состав аппаратного обеспечения exampФайл предоставляет следующие основные возможности проверки пакетов:
- Проверяет правильность передаваемой последовательности пакетов.
- Проверяет соответствие полученных данных ожидаемым значениям, обеспечивая совпадение счетчиков начала пакета (SOP) и конца пакета (EOP) во время передачи и приема данных.
Сигналы интерфейса
Таблица 5. Дизайн ExampСигналы интерфейса
| Имя порта | Направление | Ширина (бит) | Описание |
|
мгмт_клк |
Вход |
1 |
Вход системных часов. Тактовая частота должна быть 100 МГц. |
| pll_ref_clk /
pll_ref_clk[1:0](2) |
Вход |
1/2 |
Опорный такт трансивера. Управляет RX CDR PLL. |
| продолжение… | |||
| Имя порта | Направление | Ширина (бит) | Описание |
| pll_ref_clk[1] доступен только при включении Сохранить неиспользованные
Примечание: приемопередающие каналы для PAM4 параметр в режиме E-tile PAM4 Варианты IP. |
|||
| rx_pin | Вход | Количество полос | Контакт данных приемника SERDES. |
| tx_pin | Выход | Количество полос | Передайте вывод данных SERDES. |
|
rx_pin_n |
Вход |
Количество полос |
Контакт данных приемника SERDES.
Этот сигнал доступен только в вариантах устройства E-tile PAM4. |
|
tx_pin_n |
Выход |
Количество полос |
Передайте вывод данных SERDES.
Этот сигнал доступен только в вариантах устройства E-tile PAM4. |
|
mac_clk_pll_ref |
Вход |
1 |
Этот сигнал должен управляться PLL и должен использовать тот же источник синхронизации, что и pll_ref_clk.
Этот сигнал доступен только в вариантах устройства E-tile PAM4. |
| usr_pb_reset_n | Вход | 1 | Сброс системы. |
Сопутствующая информация
Сигналы интерфейса
Зарегистрировать карту
Примечание: • Конструкция ExampАдрес регистра le начинается с 0x20**, тогда как основной адрес регистра Interlaken IP начинается с 0x10**.
- Код доступа: RO — только чтение и RW — чтение/запись.
- Системная консоль читает дизайн exampФайл регистрирует и сообщает о состоянии теста на экране.
Таблица 6. Дизайн Example Карта регистрации для Interlaken Design Example
| Компенсировать | Имя | Доступ | Описание |
| 8'ч00 | Сдержанный | ||
| 8'ч01 | Сдержанный | ||
|
8'ч02 |
Сброс системы PLL |
RO |
Следующие биты указывают на запрос сброса системы PLL и значение разрешения:
• Бит [0] – sys_pll_rst_req. • Бит [1] – sys_pll_rst_en |
| 8'ч03 | Полоса приема выровнена | RO | Указывает выравнивание полосы RX. |
|
8'ч04 |
СЛОВО заблокировано |
RO |
[NUM_LANES–1:0] – определение границ слова (блока). |
| продолжение… | |||
Когда вы включаете параметр «Сохранить неиспользуемые каналы приемопередатчика» для параметра PAM4, добавляется дополнительный порт опорной синхронизации для сохранения неиспользуемого подчиненного канала PAM4.
| Компенсировать | Имя | Доступ | Описание |
| 8'ч05 | Синхронизация заблокирована | RO | [NUM_LANES–1:0] — Синхронизация метафреймов. |
| 8:06 – 8:09 | Счетчик ошибок CRC32 | RO | Указывает количество ошибок CRC32. |
| 8'h0A | Счетчик ошибок CRC24 | RO | Указывает количество ошибок CRC24. |
|
8'h0B |
Сигнал переполнения/недополнения |
RO |
Следующие биты указывают:
• Бит [3] – сигнал потери значимости TX • Бит [2] – сигнал переполнения TX • Бит [1] – сигнал переполнения RX. |
| 8'h0C | количество СОП | RO | Указывает номер СОП. |
| 8'h0D | счетчик EOP | RO | Указывает количество EOP |
|
8'h0E |
Количество ошибок |
RO |
Указывает количество следующих ошибок:
• Потеря выравнивания полосы движения • Недопустимое контрольное слово • Недопустимый шаблон кадрирования • Отсутствует индикатор SOP или EOP |
| 8'h0F | send_data_mm_clk | RW | Запишите 1 в бит [0], чтобы включить сигнал генератора. |
|
8'ч10 |
Ошибка проверки |
Указывает на ошибку проверки. (Ошибка данных SOP, ошибка номера канала и ошибка данных PLD) | |
| 8'ч11 | Блокировка системной ФАПЧ | RO | Бит [0] указывает индикацию блокировки PLL. |
|
8'ч14 |
Счетчик TX SOP |
RO |
Указывает количество SOP, сгенерированных генератором пакетов. |
|
8'ч15 |
Количество транзакций EOP для передачи |
RO |
Указывает количество EOP, сгенерированных генератором пакетов. |
| 8'ч16 | Непрерывный пакет | RW | Запишите 1 в бит [0], чтобы включить непрерывный пакет. |
| 8'ч39 | Счетчик ошибок ЕСС | RO | Указывает количество ошибок ECC. |
| 8'ч40 | Количество исправленных ошибок ECC | RO | Указывает количество исправленных ошибок ECC. |
Дизайн Example Карта регистрации для Interlaken Look-aside Design Example
Используйте эту карту регистров при создании проектаample с включенным параметром «Включить режим Interlaken Look-aside».
| Компенсировать | Имя | Доступ | Описание |
| 8'ч00 | Сдержанный | ||
| 8'ч01 | Сброс счетчика | RO | Запишите 1 в бит [0], чтобы сбросить равные биты счетчиков TX и RX. |
|
8'ч02 |
Сброс системы PLL |
RO |
Следующие биты указывают на запрос сброса системы PLL и значение разрешения:
• Бит [0] – sys_pll_rst_req. • Бит [1] – sys_pll_rst_en |
| 8'ч03 | Полоса приема выровнена | RO | Указывает выравнивание полосы RX. |
|
8'ч04 |
СЛОВО заблокировано |
RO |
[NUM_LANES–1:0] – определение границ слова (блока). |
| 8'ч05 | Синхронизация заблокирована | RO | [NUM_LANES–1:0] — Синхронизация метафреймов. |
| 8:06 – 8:09 | Счетчик ошибок CRC32 | RO | Указывает количество ошибок CRC32. |
| 8'h0A | Счетчик ошибок CRC24 | RO | Указывает количество ошибок CRC24. |
| продолжение… | |||
| Компенсировать | Имя | Доступ | Описание |
| 8'h0B | Сдержанный | ||
| 8'h0C | количество СОП | RO | Указывает номер СОП. |
| 8'h0D | счетчик EOP | RO | Указывает количество EOP |
|
8'h0E |
Количество ошибок |
RO |
Указывает количество следующих ошибок:
• Потеря выравнивания полосы движения • Недопустимое контрольное слово • Недопустимый шаблон кадрирования • Отсутствует индикатор SOP или EOP |
| 8'h0F | send_data_mm_clk | RW | Запишите 1 в бит [0], чтобы включить сигнал генератора. |
|
8'ч10 |
Ошибка проверки |
RO |
Указывает на ошибку проверки. (Ошибка данных SOP, ошибка номера канала и ошибка данных PLD) |
| 8'ч11 | Блокировка системной ФАПЧ | RO | Бит [0] указывает индикацию блокировки PLL. |
| 8'ч13 | Количество задержек | RO | Указывает количество задержек. |
|
8'ч14 |
Счетчик TX SOP |
RO |
Указывает количество SOP, сгенерированных генератором пакетов. |
|
8'ч15 |
Количество транзакций EOP для передачи |
RO |
Указывает количество EOP, сгенерированных генератором пакетов. |
| 8'ч16 | Непрерывный пакет | RO | Запишите 1 в бит [0], чтобы включить непрерывный пакет. |
| 8'ч17 | Счетчики TX и RX равны | RW | Указывает, что счетчики TX и RX равны. |
| 8'ч23 | Включить задержку | WO | Запишите 1 в бит [0], чтобы включить измерение задержки. |
| 8'ч24 | Задержка готова | RO | Указывает, что измерение задержки готово. |
Интерлакен (2-го поколения) Intel Agilex 7 FPGA IP Design Example Архив руководства пользователя
- Последние и предыдущие версии данного руководства пользователя можно найти на сайте Интерлакена (2-я
- Поколение) Intel Agilex 7 FPGA IP Design Example Руководство пользователя HTML-версия. Выберите версию и нажмите «Загрузить». Если версия IP или программного обеспечения не указана, применяется руководство пользователя для предыдущей версии IP или программного обеспечения.
- Версии IP совпадают с версиями программного обеспечения Intel Quartus Prime Design Suite до версии 19.1. Начиная с версии программного обеспечения Intel Quartus Prime Design Suite 19.2 или более поздней версии, IP-ядра имеют новую схему управления версиями IP.
История изменений документа для Interlaken (2-го поколения) Intel Agilex 7 FPGA IP Design ExampРуководство пользователя
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| 2023.06.26 | 23.2 | 21.1.1 | • Добавлена поддержка VHDL для синтеза и имитационной модели.
• Обновлено название семейства продуктов на «Intel Agilex 7». |
| 2022.08.03 | 21.3 | 20.0.1 | Исправлен OPN устройства для комплекта разработки Intel Agilex F-Series Transceiver-SoC. |
| 2021.10.04 | 21.3 | 20.0.1 | • Добавлена поддержка симулятора QuestaSim.
• Удалена поддержка симулятора NCSim. |
| 2021.02.24 | 20.4 | 20.0.1 | • Добавлена информация о сохранении неиспользуемого канала трансивера для PAM4 в раздел: Аппаратный дизайн ExampКомпоненты.
• Добавлено описание сигнала pll_ref_clk[1] в раздел: Сигналы интерфейса. |
| 2020.12.14 | 20.4 | 20.0.0 | • ОбновленыampПриведите выходные данные теста оборудования для режима Интерлакен и режима Interlaken Look-aside в разделе Тестирование аппаратного дизайна Example.
• Обновлена карта регистров для проекта Interlaken Look-aside Design ex.ampле в разделе Зарегистрировать карту. • В раздел добавлены критерии успешного прохождения теста оборудования. Тестирование аппаратного дизайна Example. |
| 2020.10.16 | 20.2 | 19.3.0 | Исправлена команда для запуска начальной калибровки адаптации на стороне RX в Тестирование аппаратного дизайна Example раздел. |
| 2020.06.22 | 20.2 | 19.3.0 | • Эксклюзивный дизайнampФайл доступен для режима Interlaken Look-aside.
• Аппаратное тестирование конструкции exampФайл доступен для вариантов устройств Intel Agilex. • Добавлен Рисунок: Блок-схема высокого уровня для Interlaken (2-го поколения) Design Example. • Обновлены следующие разделы: — Требования к оборудованию и программному обеспечению — Структура каталогов • Изменены следующие рисунки, включившие в них обновление, связанное с обзором Интерлакена: — Рис.: Интерлакен (2-го поколения), конструкция аппаратного обеспечения ExampБлок-схема высокого уровня для вариантов режима NRZ E-tile — Рис.: Интерлакен (2-го поколения), конструкция аппаратного обеспечения Example Блок-схема высокого уровня для вариантов режима E-tile PAM4 • Обновлено Рисунок: Редактор IP-параметров. |
| продолжение… | |||
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| • Добавлена информация о настройках частоты в приложении управления часами в раздел Компиляция и настройка Design Exampле в оборудовании.
• В следующие разделы добавлены результаты тестового запуска для Интерлакена. — Моделирование проекта ExampЛе Тестбенч — Тестирование аппаратного дизайна Example • Добавлены следующие новые сигналы в Сигналы интерфейса раздел: — мгмт_клк — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Добавлена карта регистров для проекта Interlaken Look-aside design ex.ampле в раздел: Регистрация Карта. |
|||
| 2019.09.30 | 19.3 | 19.2.1 | Удален clk100. mgmt_clk служит эталонным тактовым сигналом для PLL ввода-вывода в следующих случаях:
• Рис.: Интерлакен (2-го поколения), конструкция аппаратного обеспечения Example Блок-схема высокого уровня для вариантов режима NRZ E-плитки. • Рис.: Интерлакен (2-го поколения), конструкция аппаратного обеспечения Example Блок-схема высокого уровня для вариантов режима PAM4 E-плитки. |
| 2019.07.01 | 19.2 | 19.2 | Первоначальный выпуск. |
Интерлакен (2-го поколения) Intel Agilex® 7 FPGA IP Design ExampРуководство пользователя
Документы/Ресурсы
 |
Intel Interlaken 2-го поколения Agilex 7 FPGA IP Design Example [pdf] Руководство пользователя Интерлакен, Agilex 2 FPGA 7-го поколения, IP Design Example, Интерлакен, Agilex 2 FPGA IP Design Ex 7-го поколенияampле, FPGA IP Design Exampле, IP Design Exampле, дизайн Example |