Intel Interlaken 2. Nesil Agilex 7 FPGA IP Tasarım Example

Ürün Bilgileri

Interlaken (2. Nesil) FPGA IP çekirdeği, Intel Agilex 7 FPGA'nın bir özelliğidir. Bir simülasyon test tezgahı ve bir donanım tasarımı sağlar.ampDerlemeyi ve donanım testini destekleyen dosya. Eski tasarımample aynı zamanda Interlaken Look-aside özelliği için de mevcuttur. IP çekirdeği, E-kare cihazları için NRZ ve PAM4 modunu destekler ve eski tasarımı üretirampşerit sayısı ve veri hızlarının desteklenen tüm kombinasyonları için dosyalar.

Donanım ve Yazılım Gereksinimleri
Interlaken (2. Nesil) IP çekirdek tasarımı eskiampDosya Intel Agilex 7 F-Serisi Alıcı-Verici-SoC Geliştirme Kitini gerektirir. Daha fazla bilgi için lütfen geliştirme kitinin Kullanım Kılavuzuna bakın.

Dizin Yapısı
Oluşturulan Interlaken (2. Nesil) eskiampDosya tasarımı aşağıdaki dizinleri içerir:

• example_design: Ana içerir files eski tasarım içinampley.
• ilk_uflex: İçerir fileInterlaken Look-aside modu seçeneğiyle ilgilidir.
• ila_uflex: İçerir fileInterlaken Kenara bakma modu seçeneğiyle ilgilidir (yalnızca seçildiğinde oluşturulur).

Ürün Kullanım Talimatları

Interlaken (2. Nesil) FPGA IP çekirdek tasarımını kullanmak içinample, şu adımları izleyin:

1. Intel Agilex 7 F-Serisi Alıcı-Verici-SoC Geliştirme Kitine sahip olduğunuzdan emin olun.
2. Eski tasarımı derleyinampBir simülatör kullanarak.
3. Tasarımı doğrulamak için fonksiyonel simülasyon gerçekleştirin.
4. Eski tasarımı oluşturampparametre düzenleyiciyi kullanarak dosya.
5. Eski tasarımı derleyinampQuartus Prime'ı kullanıyorum.
6. Tasarımı doğrulamak için donanım testi yapın.

Not: Interlaken Look-aside modu seçeneği IP parametre düzenleyicisinde seçilebilir. Seçilirse ek file“ila_uflex” dizininde oluşturulacaktır.

Hızlı Başlangıç ​​Kılavuzu

• Interlaken (2. Nesil) FPGA IP çekirdeği, bir simülasyon test tezgahı ve bir donanım tasarımı sağlar.ampDerlemeyi ve donanım testini destekleyen dosya.
• Eski tasarımı oluşturduğunuzdaample, parametre düzenleyici otomatik olarak oluşturur filetasarımı donanımda simüle etmek, derlemek ve test etmek için gereklidir.
• tasarım eskiample, Interlaken Look-aside özelliği için de mevcuttur.
• Test tezgahı ve tasarım eskiampdosya, E-kare aygıtları için NRZ ve PAM4 modunu destekler.
• Interlaken (2. Nesil) FPGA IP çekirdeği, eski tasarımı üretirampşerit sayısı ve veri hızlarının desteklenen tüm kombinasyonları için dosyalar.

Şekil 1. Tasarım Örneği için Geliştirme Adımlarıample

Interlaken (2. Nesil) IP çekirdek tasarımı eskiample aşağıdaki özellikleri destekler:

• Dahili TX - RX seri geri döngü modu
• Sabit boyutlu paketleri otomatik olarak oluşturur
• Temel paket kontrol yetenekleri
• Yeniden test etme amacıyla tasarımı sıfırlamak için Sistem Konsolunu kullanma yeteneği
• PMA uyarlaması

Intel Kurumu. Tüm hakları Saklıdır. Intel, Intel logosu ve diğer Intel markaları, Intel Corporation'ın veya yan kuruluşlarının ticari markalarıdır. Intel, FPGA ve yarı iletken ürünlerinin Intel'in standart garantisine uygun olarak mevcut teknik özelliklere göre performansını garanti eder, ancak herhangi bir zamanda herhangi bir bildirimde bulunmaksızın herhangi bir ürün ve hizmette değişiklik yapma hakkını saklı tutar. Intel, yazılı olarak açıkça kabul etmedikçe, burada açıklanan herhangi bir bilgi, ürün veya hizmetin uygulanmasından veya kullanılmasından kaynaklanan hiçbir sorumluluk veya yükümlülük kabul etmez. Intel müşterilerinin, yayınlanmış herhangi bir bilgiye güvenmeden ve ürün veya hizmet siparişi vermeden önce cihaz özelliklerinin en son sürümünü edinmeleri önerilir. *Diğer adlar ve markalar başkalarının mülkiyetinde olabilir.

Şekil 2. Interlaken (2. Nesil) Design Ex için Yüksek Düzey Blok Diyagramıample

İlgili Bilgiler

• Interlaken (2. Nesil) FPGA IP Kullanım Kılavuzu
• Interlaken (2. Nesil) Intel FPGA IP Sürüm Notları

Donanım ve Yazılım

Donanım ve Yazılım Gereksinimleri
Ex'i test etmek içinamptasarım için aşağıdaki donanım ve yazılımı kullanın:

• Intel® Quartus® Prime Pro Sürümü yazılımı
• Sistem Konsolu
• Desteklenen simülatörler:
  • Siemens* EDA ModelSim* SE veya QuestaSim*
  • Özet* VCS*
  • Ritim* Xcelium*
• Intel Agilex® 7 F-Serisi Alıcı-Verici-SoC Geliştirme Kiti (AGFB014R24A2E2V)

İlgili Bilgiler
Intel Agilex 7 F-Serisi Alıcı-Verici-SoC Geliştirme Kiti Kullanıcı Kılavuzu
Dizin Yapısı
Interlaken (2. Nesil) IP çekirdek tasarımı eskiample file dizinler aşağıdakileri içerir files eski tasarım içinampley.

Şekil 3. Oluşturulan Interlaken (2. Nesil) Ex'in Dizin Yapısıample Tasarım

Donanım yapılandırması, simülasyonu ve testi files yer almaktadırample_installation_dir>/uflex_ilk_0_example_design.
Tablo 1. Interlaken (2. Nesil) IP Çekirdek Donanım Tasarımı Örneğiample File Açıklamalar Bunlar files içindeample_installation_dir>/uflex_ilk_0_example_design/ eskiample_design/quartus dizini.

File İsimler	Tanım
example_design.qpf	Intel Quartus Prime projesi file.
example_design.qsf	Intel Quartus Prime proje ayarları file
example_design.sdc jtag_timing_template.sdc	Özet Tasarım Kısıtlaması file. Kendi tasarımınız için kopyalayabilir ve değiştirebilirsiniz.
sysconsole_testbench.tcl	Ana file Sistem Konsoluna erişmek için

Tablo 2. Interlaken (2. Nesil) IP Çekirdek Test Cihazı File Tanım
Bu file içindeample_installation_dir>/uflex_ilk_0_example_design/ eskiample_design/rtl dizini.

File İsim	Tanım
top_tb.sv	Üst düzey test tezgahı file.

Tablo 3. Interlaken (2. Nesil) IP Çekirdek Test Bench Komut Dosyaları
Bunlar files içindeample_installation_dir>/uflex_ilk_0_example_design/ eskiample_design/testbench dizini.

File İsim	Tanım
vcstest.sh	Testbench'i çalıştırmak için VCS betiği.
vlog_pro.do	Testbench'i çalıştırmak için ModelSim SE veya QuestaSim betiği.
xcelium.sh	Testbench'i çalıştırmak için Xcelium betiği.

Donanım Tasarımı Örn.ample Bileşenleri

• Eski sevgiliampDosya tasarımı, sistem ile PLL referans saatlerini ve gerekli tasarım bileşenlerini birbirine bağlar. EskiampDosya tasarımı, IP çekirdeğini dahili geri döngü modunda yapılandırır ve IP çekirdeği TX kullanıcı verisi aktarım arabiriminde paketler oluşturur. IP çekirdeği, bu paketleri alıcı-verici aracılığıyla dahili geri döngü yolunda gönderir.
• IP çekirdek alıcısı geridöngü yolundaki paketleri aldıktan sonra,
• Interlaken paketleri RX kullanıcı veri aktarım arayüzüne iletir. EskiampDosya tasarımı, alınan ve iletilen paketlerin eşleştiğini kontrol eder.
• donanım eskiample tasarımı harici PLL'leri içerir. Net metni inceleyebilirsiniz files'ye kadar view sampharici PLL'leri Interlaken (2. Nesil) FPGA IP'ye bağlamak için olası bir yöntemi uygulayan kod.
• Interlaken (2. Nesil) donanım tasarımı eskiample aşağıdaki bileşenleri içerir:
  • Interlaken (2. Nesil) FPGA IP
  • Paket Oluşturucu ve Paket Denetleyici
  • JTAG Sistem Konsolu ile iletişim kuran denetleyici. İstemci mantığıyla Sistem Konsolu aracılığıyla iletişim kurarsınız.

Şekil 4. Interlaken (2. Nesil) Donanım Tasarımı Örneğiample E-kiremit NRZ Modu Varyasyonları için Yüksek Düzey Blok Şeması

Interlaken (2. Nesil) donanım tasarımı eskiampBir E-döşeme PAM4 modu varyasyonlarını hedefleyen dosya, IO PLL'nin ürettiği ek bir saat mac_clkin gerektirir. Bu PLL, pll_ref_clk'yi çalıştıran aynı referans saatini kullanmalıdır.
Şekil 5. Interlaken (2. Nesil) Donanım Tasarımı ÖrneğiampE-tile PAM4 Modu Değişiklikleri için Yüksek Düzey Blok Diyagramı

E-tile PAM4 modu çeşitleri için, PAM4 için Kullanılmayan alıcı-verici kanallarını koru parametresini etkinleştirdiğinizde ek bir referans saat bağlantı noktası eklenir (pll_ref_clk [1]). Bu bağlantı noktası, IP parametre düzenleyicisinde (korunan kanallar için referans saat frekansı) tanımlananla aynı frekansta çalıştırılmalıdır. PAM4 için kullanılmayan alıcı-verici kanallarını koru seçeneği isteğe bağlıdır. Bu saate atanan pin ve ilgili kısıtlamalar, tasarım oluşturmak için Intel Stratix® 10 veya Intel Agilex 7 geliştirme kitini seçtiğinizde QSF'de görünür.
Not: eski tasarım içinampSimülasyonda, testbench her zaman pll_ref_clk[0] ve pll_ref_clk[1] için aynı frekansı tanımlar.
İlgili Bilgiler
Intel Agilex 7 F-Serisi Alıcı-Verici-SoC Geliştirme Kiti Kullanıcı Kılavuzu

Tasarımın Oluşturulması
Şekil 6. Prosedür

Ex donanımını oluşturmak için bu adımları izleyin.amptasarım ve test tezgahı:

1. Intel Quartus Prime Pro Edition yazılımında, File ➤ Yeni bir Intel Quartus Prime projesi oluşturmak için Yeni Proje Sihirbazı veya tıklayın File ➤ Mevcut bir Intel Quartus Prime projesini açmak için Projeyi Aç. Sihirbaz sizden bir cihaz belirtmenizi ister.
2. Intel Agilex 7 cihaz ailesini belirtin ve tasarımınıza uygun cihazı seçin.
3. IP Katalogunda, Interlaken (2. Nesil) Intel FPGA IP'yi bulun ve çift tıklayın. Yeni IP Varyantı penceresi görünür.
4. Üst düzey bir ad belirtin özel IP varyasyonunuz için. Parametre düzenleyici, IP varyasyon ayarlarını bir file adlı .ip.
5. Tamam'ı tıklayın. Parametre düzenleyici görünür.
   Şekil 7. ExampInterlaken (2. Nesil) Intel FPGA IP Parametre Düzenleyicisindeki Tasarım Sekmesi
6. IP sekmesinde, IP çekirdek varyasyonunuz için parametreleri belirtin.
7. E-kutu cihaz çeşitleriniz için PMA uyarlamasını kullanmayı planlıyorsanız, PMA Uyarlaması sekmesinde PMA uyarlama parametrelerini belirtin. Bu adım isteğe bağlıdır:
   • Uyarlama yükleme yazılım IP'sini etkinleştir seçeneğini seçin.
   • Not: PMA uyarlaması etkinleştirildiğinde IP sekmesinde Yerel PHY Hata Ayıklama Ana Uç Noktasını (NPDME) Etkinleştir seçeneğini etkinleştirmeniz gerekir.
   • PMA adaptasyonu için bir PMA adaptasyon ön ayarı seçin. Parametreyi seçin.
   • Başlangıç ​​ve sürekli adaptasyon parametrelerini yüklemek için PMA Adaptasyon Ön Yüklemesi'ne tıklayın.
   • PMA yapılandırma sayısı parametresi kullanılarak birden fazla PMA yapılandırması etkinleştirildiğinde desteklenecek PMA yapılandırmalarının sayısını belirtin.
   • Yüklenecek veya saklanacak bir PMA yapılandırması seçin öğesini kullanarak hangi PMA yapılandırmasının yükleneceğini veya depolanacağını seçin.
   • Seçilen PMA yapılandırma ayarlarını yüklemek için Seçilen PMA yapılandırmasından uyarlamayı yükle'ye tıklayın.
   • PMA uyarlama parametreleri hakkında daha fazla bilgi için E-kutucuğa bakın.
     Alıcı-Verici PHY Kullanım Kılavuzu.
8. Ex'deample Tasarım sekmesinde, testbench'i oluşturmak için Simulation seçeneğini seçin ve eski donanımı oluşturmak için Synthesis seçeneğini seçin.amptasarım.
   • Not: Ex'i oluşturmak için Simülasyon veya Sentez seçeneklerinden en az birini seçmelisiniz.ample Tasarım Files.
9. Oluşturulmuş HDL Formatı için Verilog veya VHDL'yi seçin.
10. Hedef Geliştirme Kiti için uygun seçeneği seçin.
    • Not: Intel Agilex 7 F-Serisi Alıcı-Verici SoC Geliştirme Kiti seçeneği yalnızca projeniz AGFA7 veya AGFA012 ile başlayan Intel Agilex 014 cihaz adını belirttiğinde kullanılabilir. Geliştirme Kiti seçeneğini seçtiğinizde pin atamaları, Intel Agilex 7 Geliştirme Kiti aygıt parça numarası AGFB014R24A2E2V'ye göre ayarlanır ve seçtiğiniz aygıttan farklı olabilir. Tasarımı farklı bir PCB üzerindeki donanım üzerinde test etmek istiyorsanız Yok seçeneğini seçin ve .qsf dosyasında uygun pin atamalarını yapın. file.
11. Eski Oluştur'u tıklayınampTasarım. Seçilmiş Example Tasarım Dizini penceresi görünür.
12. Eski tasarımı değiştirmek istersenizampGörüntülenen varsayılanlardan dosya dizini yolu veya adı (uflex_ilk_0_example_design), yeni yola göz atın ve eski yeni tasarımı yazınample dizin adı.
13. Tamam’a tıklayın.

İlgili Bilgiler

• Intel Agilex 7 F-Serisi Alıcı-Verici-SoC Geliştirme Kiti Kullanıcı Kılavuzu
• E-kiremit Telsiz PHY Kullanım Kılavuzu

Tasarım Örneğinin Simüle Edilmesiamptest tezgahı
Interlaken (2. Nesil) Donanım Tasarımı Örn.ample E-kiremit NRZ Modu Varyasyonları ve Interlaken (2. Nesil) Donanım Tasarımı Ex için Üst Düzey Blokample E-kiremit PAM4 Modu Varyasyonları için Yüksek Seviye Bloğu simülasyon test tezgahının blok diyagramları.
Şekil 8. Prosedür

Testbench'i simüle etmek için şu adımları izleyin:

1. Komut isteminde, testbench simülasyon dizinine geçin. dizinample_installation_dir>/exampIntel Agilex 7 cihazları için le_design/ testbench.
2. Seçtiğiniz desteklenen simülatör için simülasyon komut dosyasını çalıştırın. Betik, simülatörde testbench'i derler ve çalıştırır. Komut dosyanız, simülasyon tamamlandıktan sonra SOP ve EOP sayılarının eşleştiğini kontrol etmelidir. Simülasyonu Çalıştırmak için Adımlar tablosuna bakın.

Tablo 4. Simülasyonu Çalıştırma Adımları

Simülatör	Talimatlar
ModelSim SE veya QuestaSim	Komut satırına -do vlog_pro.do yazın ModelSim GUI'sini açmadan simülasyon yapmayı tercih ediyorsanız vsim -c -do vlog_pro.do yazın.
VCS	Komut satırına sh vcstest.sh yazın
Xcelium	Komut satırına sh xcelium.sh yazın

Sonuçları analiz edin. Başarılı bir simülasyon paketleri gönderir ve alır ve "Test PASSED" (Test GEÇTİ) ifadesini görüntüler.
Ex tasarımı için test tezgahıample aşağıdaki görevleri tamamlar:

• Interlaken (2. Nesil) Intel FPGA IP'sini somutlaştırır.
• PHY durumunu yazdırır.
• Meta çerçeve senkronizasyonunu (SYNC_LOCK) ve kelime (blok) sınırlarını (WORD_LOCK) kontrol eder.
• Bireysel şeritlerin kilitlenmesini ve hizalanmasını bekler.
• Paketleri iletmeye başlar.
• Paket istatistiklerini kontrol eder:
  • CRC24 hataları
  • SOP'lar
  • ÇOP'lar

AşağıdakilerampDosya çıktısı, Interlaken modunda yürütülen başarılı bir simülasyon testini gösterir:

Not: Interlaken tasarımı eskiampdosya simülasyon testbench'i 100 paket gönderir ve 100 paket alır. AşağıdakilerampDosya çıktısı, Interlaken Look-aside modunda yürütülen başarılı bir simülasyon testini gösterir:

Not: Paket sayısı (SOP'lar ve EOP'ler) Interlaken Lookaside tasarımında şerit başına değişir.ampsimülasyon sampçıktı.
İlgili Bilgiler
Donanım Tasarımı Örn.ample Bileşenler sayfa 6

Design Ex'i Derleme ve Yapılandırmaampdonanım dosyası
Şekil 9. Prosedür

Eski donanım üzerinde bir gösteri testi derlemek ve çalıştırmak içinample tasarım, şu adımları izleyin:

1. Donanım eski olduğundan emin olunample tasarım üretimi tamamlandı.
2. Intel Quartus Prime Pro Edition yazılımında Intel Quartus Prime projesini açınample_installation_dir>/example_design/quartus/ eskiample_design.qpf>.
3. İşleme menüsünde Derlemeyi Başlat'a tıklayın.
4. Başarılı derlemeden sonra bir .sof file belirttiğiniz dizinde mevcuttur. Donanımı programlamak için şu adımları izleyinampIntel Agilex 7 cihazındaki dosya tasarımı:
   • A. Intel Agilex 7 F-Serisi Alıcı-Verici-SoC Geliştirme Kitini ana bilgisayara bağlayın.
   • b. Geliştirme kitinin bir parçası olan Saat Kontrolü uygulamasını başlatın ve eski tasarım için yeni frekanslar ayarlayın.ample. Saat Kontrolü uygulamasındaki frekans ayarı aşağıdadır:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Tasarım gereksiniminize göre pll_ref_clk(1) değerine ayarlayın.
   • c. Araçlar menüsünde Programcı'yı tıklayın.
   • d. Programlayıcı'da Donanım Kurulumu'na tıklayın.
   • e. Bir programlama cihazı seçin.
   • F. Intel Quartus Prime oturumunuzun bağlanabileceği Intel Agilex 7 F-Serisi Alıcı-Verici-SoC Geliştirme Kitini seçin ve ekleyin.
   • g. Modun J olarak ayarlandığından emin olunTAG.
   • H. Intel Agilex 7 cihazını seçin ve Cihaz Ekle'ye tıklayın. Programcı, kartınızdaki cihazlar arasındaki bağlantıların blok diyagramını görüntüler.
   • i. .sof dosyanızın olduğu satırda .sof kutusunu işaretleyin.
   • j. Programla/Yapılandır sütunundaki kutuyu işaretleyin.
   • k. Başlat'ı tıklayın.

İlgili Bilgiler

• Intel FPGA Cihazlarını Programlama sayfa 0
• Sistem Konsolu ile Tasarımları Analiz Etme ve Hata Ayıklama
• Intel Agilex 7 F-Serisi Alıcı-Verici-SoC Geliştirme Kiti Kullanıcı Kılavuzu

Ex Donanım Tasarımını Test Etmeample
Interlaken (2. Nesil) Intel FPGA IP çekirdek tasarımını derledikten sonraampDosyayı indirin ve cihazınızı yapılandırın, IP çekirdeğini ve yerleşik Yerel PHY IP çekirdek kayıtlarını programlamak için Sistem Konsolunu kullanabilirsiniz.

Sistem Konsolunu açmak ve eski donanım tasarımını test etmek için bu adımları izleyin.amptarih:

1. Intel Quartus Prime Pro Edition yazılımında, Araçlar menüsünde Sistem Hata Ayıklama Araçları ➤ Sistem Konsolu'na tıklayın.
2. Şuna değiştir:ample_installation_dir>eskiample_design/ hwtest dizini.
3. J ile bir bağlantı açmak içinTAG usta, şu komutu yazın: source sysconsole_testbench.tcl
4. Dahili seri geri döngü modunu aşağıdaki tasarımla açabilirsiniz örn.ampkomutlar:
   • a. stat: Genel durum bilgilerini yazdırır.
   • b. sys_reset: Sistemi sıfırlar.
   • c. loop_on: Dahili seri geri döngüyü açar.
   • D. run_example_design: Eski tasarımı çalıştırırampley.
   • Not: run_ex'ten önce loop_on komutunu çalıştırmalısınızample_design komutu. run_example_design aşağıdaki komutları sırayla çalıştırır: sys_reset->stat->gen_on->stat->gen_off.
   • Not: Adaptasyon yükleme yazılım IP'sini etkinleştir seçeneğini seçtiğinizde run_example_design komutu, run_load_PMA_configuration komutunu çalıştırarak RX tarafında ilk adaptasyon kalibrasyonunu gerçekleştirir.
5. Dahili seri geri döngü modunu aşağıdaki tasarımla kapatabilirsiniz.ampkomut:
   • a. loop_off: Dahili seri geri döngüyü kapatır.
6. IP çekirdeğini aşağıdaki ek tasarımla programlayabilirsiniz:ampkomutlar:
   • a. gen_on: Paket oluşturucuyu etkinleştirir.
   • b. gen_off: Paket oluşturucuyu devre dışı bırakır.
   • c. run_test_loop: Şunun için testi çalıştırır: E-kutusu NRZ ve PAM4 varyasyonları için zamanlar.
   • d. clear_err: Tüm yapışkan hata bitlerini temizler.
   • e. set_test_mode : Testi belirli bir modda çalışacak şekilde ayarlar.
   • f. get_test_mode: Geçerli test modunu yazdırır.
   • g. set_burst_size : Veri bloğu boyutunu bayt cinsinden ayarlar.
   • h. get_burst_size: Patlama boyutu bilgisini yazdırır.

Başarılı test, HW_TEST:PASS mesajını yazdırır. Bir test çalıştırması için geçme kriterleri aşağıdadır:

• CRC32, CRC24 ve denetleyici için hata yok.
• İletilen SOP'ler ve EOP'ler alınanlarla eşleşmelidir.

AşağıdakilerampDosya çıktısı, Interlaken modunda başarılı bir test çalıştırmasını gösterir:

Başarılı test HW_TEST : PASS mesajını yazdırır. Bir test çalıştırması için geçme kriterleri aşağıdadır:

• CRC32, CRC24 ve denetleyici için hata yok.
• İletilen SOP'ler ve EOP'ler alınanlarla eşleşmelidir.

AşağıdakilerampDosya çıktısı, Interlaken Lookaside modunda başarılı bir test çalıştırmasını gösterir:

Tasarım EskiampAçıklama

tasarım eskiample, Interlaken IP çekirdeğinin işlevlerini gösterir.

İlgili Bilgiler
Interlaken (2. Nesil) FPGA IP Kullanım Kılavuzu

Tasarım Eskiampdavranış
Tasarımı donanımda test etmek için Sistem Konsolunda aşağıdaki komutları yazın:

1. kurulumun kaynağı file:
   • % kaynakample>uflex_ilk_0_example_design/eskiample_design/hwtest/sysconsole_testbench.tcl
2. Testi çalıştırın:
   • % run_example_design
3. Interlaken (2. Nesil) donanım tasarımı eskiample aşağıdaki adımları tamamlar:
   • a. Interlaken (2. Nesil) IP'yi sıfırlar.
   • b. Interlaken (2. Nesil) IP'yi dahili geri döngü modunda yapılandırır.
   • c. IP çekirdeğinin TX kullanıcı veri aktarım arayüzüne yükte önceden tanımlanmış verilerle bir Interlaken paketleri akışı gönderir.
   • d. Alınan paketleri kontrol eder ve durumu bildirir. Donanım tasarımına dahil edilen paket denetleyicisiample aşağıdaki temel paket kontrol yeteneklerini sağlar:
     • İletilen paket sırasının doğru olup olmadığını kontrol eder.
     • Veri iletilirken ve alınırken hem paket başlangıcı (SOP) hem de paket sonu (EOP) sayımlarının hizalanmasını sağlayarak alınan verilerin beklenen değerlerle eşleşip eşleşmediğini kontrol eder.

Arayüz Sinyalleri
Tablo 5. Tasarım Eskiample Arayüz Sinyalleri

Liman Adı	Yön	Genişlik (Bit)	Tanım
mgmt_clk	Giriş	1	Sistem saati girişi. Saat frekansı 100 MHz olmalıdır.
pll_ref_clk / pll_ref_clk[1:0](2)	Giriş	1/2	Alıcı-verici referans saati. RX CDR PLL'yi çalıştırır.
devam etti…

Liman Adı	Yön	Genişlik (Bit)	Tanım
			pll_ref_clk[1] yalnızca etkinleştirdiğinizde kullanılabilir Kullanılmayanları koru Not: PAM4 için alıcı-verici kanalları E-döşeme PAM4 modu IP varyasyonlarında parametre.
rx_pin	Giriş	Şerit sayısı	Alıcı SERDES veri pini.
tx_pin	Çıktı	Şerit sayısı	SERDES veri pinini iletin.
rx_pin_n	Giriş	Şerit sayısı	Alıcı SERDES veri pini. Bu sinyal yalnızca E-döşeme PAM4 modu cihaz varyasyonlarında mevcuttur.
tx_pin_n	Çıktı	Şerit sayısı	SERDES veri pinini iletin. Bu sinyal yalnızca E-döşeme PAM4 modu cihaz varyasyonlarında mevcuttur.
mac_clk_pll_ref	Giriş	1	Bu sinyal bir PLL tarafından sürülmeli ve pll_ref_clk'yi çalıştıran aynı saat kaynağını kullanmalıdır. Bu sinyal yalnızca E-döşeme PAM4 modu cihaz varyasyonlarında mevcuttur.
usr_pb_reset_n	Giriş	1	Sistem sıfırlama.

İlgili Bilgiler
Arayüz Sinyalleri

Kayıt Haritası
Not: • Tasarım Exampdosya kayıt adresi 0x20** ile başlarken, Interlaken IP çekirdek kayıt adresi 0x10** ile başlar.

• Erişim kodu: RO—Salt Okunur ve RW—Oku/Yaz.
• Sistem konsolu eski tasarımı okurample, test durumunu ekranda kaydeder ve raporlar.

Tablo 6. Tasarım EskiampInterlaken Design Ex için Kayıt Haritasıample

Telafi etmek	İsim	Erişim	Tanım
8'h00	Rezerve
8'h01	Rezerve
8'h02	Sistem PLL sıfırlama	RO	Aşağıdaki bitler sistem PLL sıfırlama isteğini ve etkinleştirme değerini gösterir: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX şeridi hizalanmış	RO	RX şerit hizalamasını gösterir.
8'h04	KELİME kilitli	RO	[NUM_LANES–1:0] – Word (blok) sınırlarının tanımlanması.
devam etti…

PAM4 parametresi için Kullanılmayan alıcı-verici kanallarını koru seçeneğini etkinleştirdiğinizde, kullanılmayan PAM4 bağımlı kanalını korumak için ek bir referans saat bağlantı noktası eklenir.

Telafi etmek	İsim	Erişim	Tanım
8'h05	Senkronizasyon kilitlendi	RO	[NUM_LANES–1:0] – Meta çerçeve senkronizasyonu.
8'h06 – 8'h09	CRC32 hata sayısı	RO	CRC32 hata sayısını gösterir.
8'h0A	CRC24 hata sayısı	RO	CRC24 hata sayısını gösterir.
8'h0B	Taşma/Düşük akış sinyali	RO	Aşağıdaki bitler şunları gösterir: • Bit [3] – TX yetersiz akış sinyali • Bit [2] – TX taşma sinyali • Bit [1] – RX taşma sinyali
8'h0C	SOP sayısı	RO	SOP sayısını gösterir.
8'h0D	EOP sayısı	RO	EOP sayısını gösterir
8'h0E	Hata sayısı	RO	Aşağıdaki hataların sayısını gösterir: • Şerit hizalama kaybı • Geçersiz kontrol kelimesi • Geçersiz çerçeveleme deseni • Eksik SOP veya EOP göstergesi
8'h0F	send_data_mm_clk	RW	Jeneratör sinyalini etkinleştirmek için bit [1]'a 0 yazın.
8'h10	Denetleyici hatası		Denetleyici hatasını gösterir. (SOP veri hatası, Kanal numarası hatası ve PLD veri hatası)
8'h11	Sistem PLL kilidi	RO	Bit [0], PLL kilit göstergesini gösterir.
8'h14	TX SOP sayısı	RO	Paket oluşturucu tarafından üretilen SOP sayısını gösterir.
8'h15	TX EOP sayısı	RO	Paket üreteci tarafından üretilen EOP sayısını gösterir.
8'h16	sürekli paket	RW	Sürekli paketi etkinleştirmek için bit [1]'a 0 yazın.
8'h39	ECC hata sayısı	RO	ECC hatalarının sayısını gösterir.
8'h40	ECC düzeltilmiş hata sayısı	RO	Düzeltilen ECC hatalarının sayısını gösterir.

Tasarım EskiampInterlaken Look-aside Design Ex için Kayıt Haritasıample
Ex tasarımını oluşturduğunuzda bu kayıt haritasını kullanın.ampInterlaken Look-aside modunu etkinleştir parametresi açık olan dosya.

Telafi etmek	İsim	Erişim	Tanım
8'h00	Rezerve
8'h01	Sayaç sıfırlama	RO	TX ve RX sayacı eşit biti temizlemek için [1] bitine 0 yazın.
8'h02	Sistem PLL sıfırlama	RO	Aşağıdaki bitler sistem PLL sıfırlama isteğini ve etkinleştirme değerini gösterir: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX şeridi hizalanmış	RO	RX şerit hizalamasını gösterir.
8'h04	KELİME kilitli	RO	[NUM_LANES–1:0] – Word (blok) sınırlarının tanımlanması.
8'h05	Senkronizasyon kilitlendi	RO	[NUM_LANES–1:0] – Meta çerçeve senkronizasyonu.
8'h06 – 8'h09	CRC32 hata sayısı	RO	CRC32 hata sayısını gösterir.
8'h0A	CRC24 hata sayısı	RO	CRC24 hata sayısını gösterir.
devam etti…

Telafi etmek	İsim	Erişim	Tanım
8'h0B	Rezerve
8'h0C	SOP sayısı	RO	SOP sayısını gösterir.
8'h0D	EOP sayısı	RO	EOP sayısını gösterir
8'h0E	Hata sayısı	RO	Aşağıdaki hataların sayısını gösterir: • Şerit hizalama kaybı • Geçersiz kontrol kelimesi • Geçersiz çerçeveleme deseni • Eksik SOP veya EOP göstergesi
8'h0F	send_data_mm_clk	RW	Jeneratör sinyalini etkinleştirmek için bit [1]'a 0 yazın.
8'h10	Denetleyici hatası	RO	Denetleyici hatasını gösterir. (SOP veri hatası, Kanal numarası hatası ve PLD veri hatası)
8'h11	Sistem PLL kilidi	RO	Bit [0], PLL kilit göstergesini gösterir.
8'h13	gecikme sayısı	RO	Gecikme sayısını gösterir.
8'h14	TX SOP sayısı	RO	Paket oluşturucu tarafından üretilen SOP sayısını gösterir.
8'h15	TX EOP sayısı	RO	Paket üreteci tarafından üretilen EOP sayısını gösterir.
8'h16	sürekli paket	RO	Sürekli paketi etkinleştirmek için bit [1]'a 0 yazın.
8'h17	TX ve RX sayacı eşittir	RW	TX ve RX sayacının eşit olduğunu gösterir.
8'h23	Gecikmeyi etkinleştir	WO	Gecikme ölçümünü etkinleştirmek için [1] bitine 0 yazın.
8'h24	Gecikme hazır	RO	Gecikme ölçümünün hazır olduğunu gösterir.

Interlaken (2. Nesil) Intel Agilex 7 FPGA IP Tasarım ExampKullanıcı Kılavuzu Arşivleri

• Bu kullanıcı kılavuzunun en son ve önceki sürümleri için Interlaken'e (2.
• Nesil) Intel Agilex 7 FPGA IP Design ExampKullanıcı Kılavuzu HTML versiyonu. Sürümü seçin ve İndir'e tıklayın. Bir IP veya yazılım sürümü listelenmemişse, önceki IP veya yazılım sürümünün kullanım kılavuzu geçerlidir.
• IP sürümleri, v19.1'e kadar Intel Quartus Prime Design Suite yazılım sürümleriyle aynıdır. Intel Quartus Prime Design Suite yazılım sürümü 19.2 veya üzeri, IP çekirdeklerinin yeni bir IP sürüm şeması vardır.

Interlaken (2. Nesil) Intel Agilex 7 FPGA IP Design Ex için Belge Revizyon GeçmişiampKullanıcı Kılavuzu

Belge Sürümü	Intel Quartus Prime Sürümü	IP Sürümü	Değişiklikler
2023.06.26	23.2	21.1.1	• Sentez ve simülasyon modeli için VHDL desteği eklendi. • Ürün ailesi adı “Intel Agilex 7” olarak güncellendi.
2022.08.03	21.3	20.0.1	Intel Agilex F-Serisi Alıcı-Verici-SoC Geliştirme Kiti için cihaz OPN'si düzeltildi.
2021.10.04	21.3	20.0.1	• QuestaSim simülatörü için destek eklendi. • NCSim simülatörüne yönelik destek kaldırıldı.
2021.02.24	20.4	20.0.1	• Aşağıdaki bölüme PAM4 için kullanılmayan alıcı-verici kanalının korunması hakkında bilgi eklendi: Donanım Tasarımı Örn.ample Bileşenleri. • pll_ref_clk[1] sinyal açıklaması şu bölüme eklendi: Arayüz Sinyalleri.
2020.12.14	20.4	20.0.0	• Güncellenmiş e-postalarampBölümde Interlaken modu ve Interlaken Look-aside modu için dosya donanım testi çıktısı Ex Donanım Tasarımını Test Etmeample. • Interlaken Look-aside tasarımı için güncellenmiş kayıt haritasıampbölümdeki le Kayıt Haritası. • Bölüme başarılı bir donanım testi çalıştırması için geçme kriteri eklendi Ex Donanım Tasarımını Test Etmeample.
2020.10.16	20.2	19.3.0	İlk adaptasyon kalibrasyonunu RX tarafında çalıştırma komutu düzeltildi Ex Donanım Tasarımını Test Etmeample bölüm.
2020.06.22	20.2	19.3.0	• Eski tasarımample, Interlaken Look-side modu için kullanılabilir. • Tasarımın donanım testiample, Intel Agilex cihaz varyasyonları için kullanılabilir. • Katma Şekil: Interlaken (2. Nesil) Design Ex için Yüksek Düzey Blok Diyagramıample. • Aşağıdaki bölümler güncellendi: —   Donanım ve Yazılım Gereksinimleri —   Dizin Yapısı • Aşağıdaki şekiller Interlaken Look-aside ile ilgili güncellemeyi içerecek şekilde değiştirildi: —   Şekil: Interlaken (2. Nesil) Donanım Tasarımı ÖrneğiampE-tile NRZ Modu Varyasyonları için Yüksek Düzey Blok Diyagramı —   Şekil: Interlaken (2. Nesil) Donanım Tasarımı Örneğiample E-kiremit PAM4 Modu Varyasyonları için Yüksek Düzey Blok Şeması • Güncellenmiş Şekil: IP Parametre Düzenleyicisi.
devam etti…

Belge Sürümü	Intel Quartus Prime Sürümü	IP Sürümü	Değişiklikler
			• Bölümdeki saat kontrol uygulamasına frekans ayarları hakkında bilgi eklendi Design Ex'i Derleme ve Yapılandırmaampdonanım dosyası. • Aşağıdaki bölümlere Interlaken Lookside için test çalıştırması çıktıları eklendi: —   Tasarım Örneğinin Simüle Edilmesiamptest tezgahı —   Ex Donanım Tasarımını Test Etmeample • Aşağıdaki yeni sinyaller eklendi Arayüz Sinyalleri bölüm: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Interlaken Look-aside tasarımı için kayıt haritası eklendiampiçeri girmek bölüm: Kayıt Haritası.
2019.09.30	19.3	19.2.1	clk100 kaldırıldı. mgmt_clk, aşağıda IO PLL'ye bir referans saat olarak hizmet eder: •    Şekil: Interlaken (2. Nesil) Donanım Tasarımı Örneğiample E-kiremit NRZ Modu Varyasyonları için Yüksek Düzey Blok Şeması. •    Şekil: Interlaken (2. Nesil) Donanım Tasarımı ÖrneğiampE-tile PAM4 Modu Değişiklikleri için Yüksek Düzey Blok Diyagramı.
2019.07.01	19.2	19.2	İlk sürüm.

Interlaken (2. Nesil) Intel Agilex® 7 FPGA IP Design ExampKullanıcı Kılavuzu

Belgeler / Kaynaklar

Intel Interlaken 2. Nesil Agilex 7 FPGA IP Tasarım Example [pdf] Kullanıcı Kılavuzu Interlaken 2. Nesil Agilex 7 FPGA IP Tasarım Example, Interlaken, 2. Nesil Agilex 7 FPGA IP Tasarım Example, FPGA IP Tasarım Örneğiample, IP Tasarım Example, Tasarım Example

Referanslar

• Kullanıcı Kılavuzu