सामग्री लुकाउनुहोस्
1 Intel Interlaken दोस्रो जेनेरेसन Agilex 2 FPGA IP डिजाइन पूर्वample
2 उत्पादन जानकारी
3 उत्पादन उपयोग निर्देशन
4 द्रुत सुरुवात गाइड
5 हार्डवेयर र सफ्टवेयर
6 सम्बन्धित जानकारी
7 डिजाइन पूर्वampले विवरण
8 कागजातहरू / स्रोतहरू
8.1 सन्दर्भहरू

Intel-logo

Intel Interlaken दोस्रो जेनेरेसन Agilex 2 FPGA IP डिजाइन पूर्वample

Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-उत्पादन

उत्पादन जानकारी

इन्टरलेकन (2nd जेनेरेसन) FPGA IP कोर Intel Agilex 7 FPGA को एक विशेषता हो। यसले सिमुलेशन टेस्टबेन्च र हार्डवेयर डिजाइन पूर्व प्रदान गर्दछample जसले संकलन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ। डिजाइन पूर्वampले इन्टरलेकन लुक-साइड सुविधाको लागि पनि उपलब्ध छ। आईपी ​​कोरले ई-टाइल उपकरणहरूको लागि NRZ र PAM4 मोडलाई समर्थन गर्दछ र डिजाइन पूर्व उत्पन्न गर्दछ।ampलेनको संख्या र डाटा दरहरूको सबै समर्थित संयोजनहरूको लागि।

हार्डवेयर र सफ्टवेयर आवश्यकताहरू
इन्टरलेकन (दोस्रो जेनेरेसन) आईपी कोर डिजाइन पूर्वample लाई Intel Agilex 7 F-Series Transceiver-SoC विकास किट चाहिन्छ। थप जानकारीको लागि कृपया विकास किटको प्रयोगकर्ता गाइडलाई सन्दर्भ गर्नुहोस्।

निर्देशिका संरचना
उत्पन्न इन्टरलेकन (दोस्रो जेनेरेसन) पूर्वampले डिजाइनले निम्न निर्देशिकाहरू समावेश गर्दछ:

  • example_design: मुख्य समावेश गर्दछ fileडिजाइनको लागि s पूर्वample।
  • ilk_uflex: समावेश गर्दछ fileइन्टरलेकन लुक-साइड मोड विकल्पसँग सम्बन्धित छ।
  • ila_uflex: समावेश गर्दछ fileइन्टरलेकन लुक-साइड मोड विकल्पसँग सम्बन्धित छ (चयन गर्दा मात्र उत्पन्न हुन्छ)।

उत्पादन उपयोग निर्देशन

इन्टरलेकन (2nd जेनेरेसन) FPGA IP कोर डिजाइन प्रयोग गर्न पूर्वample, यी चरणहरू पालना गर्नुहोस्:

  1. तपाईंसँग Intel Agilex 7 F-Series Transceiver-SoC विकास किट छ भनी सुनिश्चित गर्नुहोस्।
  2. पूर्व डिजाइन कम्पाइल गर्नुहोस्ampएक सिम्युलेटर प्रयोग गरेर।
  3. डिजाइन प्रमाणित गर्न कार्यात्मक सिमुलेशन प्रदर्शन गर्नुहोस्।
  4. डिजाइन पूर्व उत्पन्न गर्नुहोस्ampले प्यारामिटर सम्पादक प्रयोग गर्दै।
  5. पूर्व डिजाइन कम्पाइल गर्नुहोस्ampले क्वार्टस प्राइम प्रयोग गर्दै।
  6. डिजाइन प्रमाणित गर्न हार्डवेयर परीक्षण गर्नुहोस्।

नोट: इन्टरलेकन लुक-असाइड मोड विकल्प आईपी प्यारामिटर सम्पादकमा चयनको लागि उपलब्ध छ। यदि चयन गरियो भने, अतिरिक्त files "ila_uflex" डाइरेक्टरीमा उत्पन्न हुनेछ।

द्रुत सुरुवात गाइड

  • इन्टरलेकन (दोस्रो जेनेरेसन) FPGA आईपी कोरले सिमुलेशन टेस्टबेन्च र हार्डवेयर डिजाइन पूर्व प्रदान गर्दछ।ample जसले संकलन र हार्डवेयर परीक्षणलाई समर्थन गर्दछ।
  • जब तपाइँ डिजाइन उत्पन्न गर्नुहुन्छ पूर्वampले, प्यारामिटर सम्पादकले स्वचालित रूपमा सिर्जना गर्दछ fileहार्डवेयरमा डिजाइनको अनुकरण, कम्पाइल र परीक्षण गर्न आवश्यक छ।
  • डिजाइन पूर्वample इन्टरलेकन लुक-साइड सुविधाको लागि पनि उपलब्ध छ।
  • टेस्टबेन्च र डिजाइन पूर्वample ले ई-टाइल उपकरणहरूको लागि NRZ र PAM4 मोडलाई समर्थन गर्दछ।
  • इन्टरलेकन (2nd जेनेरेसन) FPGA IP कोरले डिजाइन पूर्व उत्पन्न गर्दछampलेनको संख्या र डाटा दरहरूको सबै समर्थित संयोजनहरूको लागि।

चित्र १। डिजाइनको लागि विकास चरणहरू पूर्वampleIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (1)

इन्टरलेकन (दोस्रो जेनेरेसन) आईपी कोर डिजाइन पूर्वampले निम्न सुविधाहरू समर्थन गर्दछ:

  • आन्तरिक TX देखि RX सिरियल लुपब्याक मोड
  • स्वचालित रूपमा निश्चित आकार प्याकेटहरू उत्पन्न गर्दछ
  • आधारभूत प्याकेट जाँच क्षमताहरू
  • पुन: परीक्षण उद्देश्यको लागि डिजाइन रिसेट गर्न प्रणाली कन्सोल प्रयोग गर्ने क्षमता
  • PMA अनुकूलन

इंटेल कर्पोरेशन। सबै अधिकार सुरक्षित। Intel, Intel लोगो, र अन्य Intel मार्कहरू Intel Corporation वा यसको सहायक कम्पनीहरूको ट्रेडमार्क हुन्। Intel ले आफ्नो FPGA र अर्धचालक उत्पादनहरूको प्रदर्शनलाई Intel को मानक वारेन्टी अनुसार हालको विशिष्टताहरूमा वारेन्टी दिन्छ, तर सूचना बिना कुनै पनि समयमा कुनै पनि उत्पादन र सेवाहरूमा परिवर्तन गर्ने अधिकार सुरक्षित गर्दछ। Intel ले यहाँ वर्णन गरिएको कुनै पनि जानकारी, उत्पादन, वा सेवाको आवेदन वा प्रयोगबाट उत्पन्न हुने कुनै जिम्मेवारी वा दायित्व ग्रहण गर्दैन बाहेक Intel द्वारा लिखित रूपमा स्पष्ट रूपमा सहमत भए। Intel ग्राहकहरूलाई कुनै पनि प्रकाशित जानकारीमा भर पर्नु अघि र उत्पादन वा सेवाहरूको लागि अर्डर राख्नु अघि उपकरण विशिष्टताहरूको नवीनतम संस्करण प्राप्त गर्न सल्लाह दिइन्छ। *अन्य नाम र ब्रान्डहरू अरूको सम्पत्तिको रूपमा दाबी गर्न सकिन्छ।

चित्र १। इन्टरलेकन (दोस्रो पुस्ता) डिजाइनको लागि उच्च-स्तरीय ब्लक रेखाचित्र पूर्वample

सम्बन्धित जानकारी

  • इन्टरलेकन (दोस्रो जेनेरेसन) FPGA IP प्रयोगकर्ता गाइड
  • इन्टरलेकन (दोस्रो जेनेरेसन) इंटेल FPGA आईपी रिलीज नोटहरू

हार्डवेयर र सफ्टवेयर

हार्डवेयर र सफ्टवेयर आवश्यकताहरू
पूर्व परीक्षण गर्नampले डिजाइन, निम्न हार्डवेयर र सफ्टवेयर प्रयोग गर्नुहोस्:

  • Intel® Quartus® प्राइम प्रो संस्करण सफ्टवेयर
  • प्रणाली कन्सोल
  • समर्थित सिमुलेटरहरू:
    • Siemens* EDA ModelSim* SE वा QuestaSim*
    • Synopsys* VCS*
    • Cadence* Xcelium*
  • Intel Agilex® 7 F-Series Transceiver-SoC विकास किट (AGFB014R24A2E2V)

सम्बन्धित जानकारी
Intel Agilex 7 F-Series Transceiver-SoC विकास किट प्रयोगकर्ता गाइड
निर्देशिका संरचना
इन्टरलेकन (दोस्रो जेनेरेसन) आईपी कोर डिजाइन पूर्वample file डाइरेक्टरीहरूले निम्न उत्पन्न समावेश गर्दछ fileडिजाइनको लागि s पूर्वample।

चित्र १। उत्पन्न इन्टरलेकनको डाइरेक्टरी संरचना (दोस्रो पुस्ता) पूर्वampले डिजाइनIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (3)

हार्डवेयर कन्फिगरेसन, सिमुलेशन, र परीक्षण files मा अवस्थित छन्ample_installation_dir>/uflex_ilk_0_example_design।
तालिका १। इन्टरलेकन (दोस्रो जेनेरेसन) आईपी कोर हार्डवेयर डिजाइन पूर्वample File वर्णन यी files मा हुनुहुन्छample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus निर्देशिका।

File नामहरू विवरण
example_design.qpf इंटेल क्वार्टस प्राइम परियोजना file.
example_design.qsf इंटेल क्वार्टस प्राइम प्रोजेक्ट सेटिङहरू file
example_design.sdc jtag_timing_template.sdc Synopsys डिजाइन बाधा file। तपाइँ तपाइँको आफ्नै डिजाइन को लागी प्रतिलिपि र परिमार्जन गर्न सक्नुहुन्छ।
sysconsole_testbench.tcl मुख्य file प्रणाली कन्सोल पहुँचको लागि

तालिका १। इन्टरलेकन (दोस्रो जेनेरेसन) आईपी कोर टेस्टबेन्च File विवरण
यो file मा छample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl निर्देशिका।

File नाम विवरण
top_tb.sv शीर्ष स्तरको टेस्टबेन्च file.

तालिका १। इन्टरलेकन (दोस्रो जेनेरेसन) आईपी कोर टेस्टबेन्च लिपिहरू
यी files मा हुनुहुन्छample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench निर्देशिका।

File नाम विवरण
vcstest.sh टेस्टबेन्च चलाउनको लागि VCS लिपि।
vlog_pro.do टेस्टबेन्च चलाउनको लागि ModelSim SE वा QuestaSim लिपि।
xcelium.sh टेस्टबेन्च चलाउनको लागि Xcelium लिपि।

हार्डवेयर डिजाइन पूर्वampकम्पोनेन्टहरू

  • पूर्वampले डिजाइन प्रणाली र PLL सन्दर्भ घडीहरू र आवश्यक डिजाइन घटकहरू जडान गर्दछ। पूर्वampले डिजाइनले आईपी कोरलाई आन्तरिक लुपब्याक मोडमा कन्फिगर गर्दछ र आईपी कोर TX प्रयोगकर्ता डेटा स्थानान्तरण इन्टरफेसमा प्याकेटहरू उत्पन्न गर्दछ। IP कोरले यी प्याकेटहरूलाई ट्रान्सीभर मार्फत आन्तरिक लूपब्याक मार्गमा पठाउँछ।
  • IP कोर रिसीभरले लुपब्याक मार्गमा प्याकेटहरू प्राप्त गरेपछि, यसले प्रशोधन गर्दछ
  • इन्टरलेकन प्याकेटहरू र तिनीहरूलाई RX प्रयोगकर्ता डेटा स्थानान्तरण इन्टरफेसमा प्रसारण गर्दछ। पूर्वampले डिजाइन जाँच गर्दछ कि प्याकेटहरू प्राप्त र प्रसारण मेल खान्छ।
  • हार्डवेयर पूर्वampले डिजाइनले बाह्य PLL हरू समावेश गर्दछ। तपाईं स्पष्ट पाठ जाँच गर्न सक्नुहुन्छ files लाई view sample कोड जसले बाह्य PLLs लाई Interlaken (2nd Generation) FPGA IP मा जडान गर्न सम्भावित विधि लागू गर्दछ।
  • इन्टरलेकन (2nd जेनेरेसन) हार्डवेयर डिजाइन पूर्वampले निम्न अवयवहरू समावेश गर्दछ:
    • इन्टरलेकन (दोस्रो जेनेरेसन) FPGA IP
    • प्याकेट जेनरेटर र प्याकेट परीक्षक
    • JTAG प्रणाली कन्सोलसँग सञ्चार गर्ने नियन्त्रक। तपाइँ प्रणाली कन्सोल मार्फत ग्राहक तर्क संग संचार।

चित्र १। इन्टरलेकन (दोस्रो पुस्ता) हार्डवेयर डिजाइन पूर्वampई-टाइल NRZ मोड भिन्नताहरूको लागि उच्च स्तरको ब्लक रेखाचित्रIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (4)

इन्टरलेकन (2nd जेनेरेसन) हार्डवेयर डिजाइन पूर्वample जसले E-tile PAM4 मोड भिन्नताहरूलाई लक्षित गर्दछ IO PLL ले उत्पन्न गर्ने अतिरिक्त घडी mac_clkin आवश्यक छ। यो PLL ले pll_ref_clk चलाउने उही सन्दर्भ घडी प्रयोग गर्नुपर्छ।
चित्र १। इन्टरलेकन (दोस्रो पुस्ता) हार्डवेयर डिजाइन पूर्वampई-टाइल PAM4 मोड भिन्नताहरूको लागि उच्च स्तरको ब्लक रेखाचित्रIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (5)

ई-टाइल PAM4 मोड भिन्नताहरूको लागि, जब तपाईंले PAM4 प्यारामिटरको लागि प्रयोग नगरिएका ट्रान्सीभर च्यानलहरू सुरक्षित गर्नुहोस् सक्षम गर्नुहुन्छ, एक अतिरिक्त सन्दर्भ घडी पोर्ट थपिएको छ (pll_ref_clk [1])। यो पोर्ट आईपी प्यारामिटर सम्पादक (संरक्षित च्यानलहरूको लागि सन्दर्भ घडी फ्रिक्वेन्सी) मा परिभाषित गरिए जस्तै समान आवृत्तिमा संचालित हुनुपर्छ। PAM4 का लागि प्रयोग नगरिएका ट्रान्सीभर च्यानलहरू सुरक्षित गर्नुहोस् वैकल्पिक छ। तपाईंले Intel Stratix® 10 वा Intel Agilex 7 विकास किट डिजाइन उत्पादनको लागि चयन गर्दा यो घडीमा तोकिएको पिन र सम्बन्धित बाधाहरू QSF मा देखिन्छन्।
नोट: डिजाइनका लागि पूर्वampले सिमुलेशन, testbench ले सधैं pll_ref_clk [0] र pll_ref_clk [1] को लागि समान आवृत्ति परिभाषित गर्दछ।
सम्बन्धित जानकारी
Intel Agilex 7 F-Series Transceiver-SoC विकास किट प्रयोगकर्ता गाइड

डिजाइन उत्पन्न गर्दै
चित्र १। प्रक्रियाIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (6)

हार्डवेयर पूर्व उत्पन्न गर्न यी चरणहरू पालना गर्नुहोस्ample डिजाइन र testbench:

  1. Intel Quartus Prime Pro Edition सफ्टवेयरमा क्लिक गर्नुहोस् File ➤ नयाँ इन्टेल क्वार्टस प्राइम प्रोजेक्ट सिर्जना गर्न नयाँ प्रोजेक्ट विजार्ड, वा क्लिक गर्नुहोस् File ➤ अवस्थित इंटेल क्वार्टस प्राइम परियोजना खोल्न परियोजना खोल्नुहोस्। विजार्डले तपाइँलाई यन्त्र निर्दिष्ट गर्न संकेत गर्दछ।
  2. उपकरण परिवार Intel Agilex 7 निर्दिष्ट गर्नुहोस् र आफ्नो डिजाइनको लागि उपकरण चयन गर्नुहोस्।
  3. आईपी ​​क्याटलगमा, इन्टरलेकन (दोस्रो जेनेरेसन) इन्टेल एफपीजीए आईपी पत्ता लगाउनुहोस् र डबल-क्लिक गर्नुहोस्। नयाँ आईपी संस्करण विन्डो देखा पर्दछ।
  4. शीर्ष-स्तरको नाम निर्दिष्ट गर्नुहोस् तपाइँको अनुकूलन आईपी भिन्नता को लागी। प्यारामिटर सम्पादकले IP भिन्नता सेटिङहरूलाई a मा बचत गर्छ file नाम दिइएको .ip
  5. ठीक क्लिक गर्नुहोस्। प्यारामिटर सम्पादक देखिन्छ।
    चित्र १। Exampइन्टरलेकन (2nd जेनेरेसन) Intel FPGA IP प्यारामिटर सम्पादकमा ले डिजाइन ट्याबIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (7)
  6. IP ट्याबमा, तपाईंको IP कोर भिन्नताका लागि प्यारामिटरहरू निर्दिष्ट गर्नुहोस्।
  7. PMA अनुकूलन ट्याबमा, PMA अनुकूलन प्यारामिटरहरू निर्दिष्ट गर्नुहोस् यदि तपाईंले आफ्नो E-tile उपकरण भिन्नताहरूको लागि PMA अनुकूलन प्रयोग गर्ने योजना बनाउनुहुन्छ। यो चरण वैकल्पिक छ:
    • अनुकूलन लोड सफ्ट आईपी विकल्प सक्षम गर्नुहोस् चयन गर्नुहोस्।
    • नोट: तपाईंले PMA अनुकूलन सक्षम हुँदा IP ट्याबमा नेटिभ PHY डिबग मास्टर एन्डपोइन्ट (NPDME) विकल्प सक्षम गर्नुहोस्।
    • PMA अनुकूलनको लागि एक PMA अनुकूलन प्रिसेट चयन गर्नुहोस् प्यारामिटर चयन गर्नुहोस्।
    • प्रारम्भिक र निरन्तर अनुकूलन प्यारामिटरहरू लोड गर्न PMA अनुकूलन प्रीलोडमा क्लिक गर्नुहोस्।
    • PMA कन्फिगरेसन प्यारामिटरको संख्या प्रयोग गरेर धेरै PMA कन्फिगरेसनहरू सक्षम हुँदा समर्थन गर्न PMA कन्फिगरेसनहरूको संख्या निर्दिष्ट गर्नुहोस्।
    • लोड वा भण्डारण गर्न PMA कन्फिगरेसन चयन गर्नुहोस् प्रयोग गरेर लोड गर्ने वा भण्डारण गर्ने PMA कन्फिगरेसन चयन गर्नुहोस्।
    • चयन गरिएको PMA कन्फिगरेसन सेटिङहरू लोड गर्न चयन गरिएको PMA कन्फिगरेसनबाट लोड अनुकूलन क्लिक गर्नुहोस्।
    • PMA अनुकूलन प्यारामिटरहरूको बारेमा थप जानकारीको लागि, E-tile हेर्नुहोस्
      ट्रान्सीभर PHY प्रयोगकर्ता गाइड।
  8. पूर्व माampले डिजाइन ट्याबमा, टेस्टबेन्च उत्पन्न गर्न सिमुलेशन विकल्प चयन गर्नुहोस्, र हार्डवेयर पूर्व उत्पन्न गर्न सिन्थेसिस विकल्प चयन गर्नुहोस्।ampले डिजाइन।
    • नोट: तपाईंले कम्तिमा एउटा सिमुलेशन वा सिन्थेसिस विकल्पहरू चयन गर्नुपर्छampले डिजाइन Files.
  9. उत्पन्न HDL ढाँचाको लागि, Verilog वा VHDL चयन गर्नुहोस्।
  10. लक्ष्य विकास किटको लागि उपयुक्त विकल्प चयन गर्नुहोस्।
    • नोट: Intel Agilex 7 F-Series Transceiver SoC विकास किट विकल्प तब मात्र उपलब्ध हुन्छ जब तपाईंको परियोजनाले AGFA7 वा AGFA012 बाट सुरु हुने Intel Agilex 014 उपकरणको नाम निर्दिष्ट गर्दछ। जब तपाइँ विकास किट विकल्प चयन गर्नुहुन्छ, पिन असाइनमेन्टहरू Intel Agilex 7 विकास किट उपकरण भाग नम्बर AGFB014R24A2E2V अनुसार सेट गरिन्छ र तपाइँको चयन गरिएको उपकरण भन्दा फरक हुन सक्छ। यदि तपाइँ फरक PCB मा हार्डवेयरमा डिजाइन परीक्षण गर्न चाहानुहुन्छ भने, कुनै पनि विकल्प चयन गर्नुहोस् र .qsf मा उपयुक्त पिन असाइनमेन्टहरू बनाउनुहोस्। file.
  11. क्लिक गर्नुहोस् पूर्व उत्पन्न गर्नुहोस्ampले डिजाइन। पूर्व चयन गर्नुहोस्ampले डिजाइन डाइरेक्टरी विन्डो देखिन्छ।
  12. यदि तपाइँ डिजाइन परिमार्जन गर्न चाहनुहुन्छ भने पूर्वampले डाइरेक्टरी मार्ग वा पूर्वनिर्धारितबाट नाम (uflex_ilk_0_example_design), नयाँ मार्गमा ब्राउज गर्नुहोस् र नयाँ डिजाइन पूर्व टाइप गर्नुहोस्ampले डाइरेक्टरी नाम।
  13. ठीक क्लिक गर्नुहोस्।

सम्बन्धित जानकारी

  • Intel Agilex 7 F-Series Transceiver-SoC विकास किट प्रयोगकर्ता गाइड
  • ई-टाइल ट्रान्सीभर PHY प्रयोगकर्ता गाइड

डिजाइनको अनुकरण गर्दै पूर्वampले टेस्टबेन्च
इन्टरलेकन (दोस्रो जेनेरेसन) हार्डवेयर डिजाइन पूर्व सन्दर्भ गर्नुहोस्ampई-टाइल NRZ मोड भिन्नताहरू र इन्टरलेकन (दोस्रो पुस्ता) हार्डवेयर डिजाइन पूर्वका लागि उच्च स्तरको ब्लकampई-टाइल PAM4 मोड भिन्नताहरूको लागि उच्च स्तरको ब्लक सिमुलेशन टेस्टबेन्चको ब्लक रेखाचित्रहरू।
चित्र १। प्रक्रियाIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (8)

Testbench अनुकरण गर्न यी चरणहरू पालना गर्नुहोस्:

  1. आदेश प्रम्प्टमा, testbench सिमुलेशन डाइरेक्टरीमा परिवर्तन गर्नुहोस्। निर्देशिका छample_installation_dir>/example_design/ Intel Agilex 7 उपकरणहरूको लागि testbench।
  2. आफ्नो रोजाइको समर्थित सिमुलेटरको लागि सिमुलेशन लिपि चलाउनुहोस्। लिपिले सिम्युलेटरमा टेस्टबेन्च कम्पाइल र चलाउँछ। तपाईंको स्क्रिप्टले सिमुलेशन पूरा भएपछि SOP र EOP गणनाहरू मेल खान्छ भनी जाँच गर्नुपर्छ। तालिकालाई सन्दर्भ गर्नुहोस् सिमुलेशन चलाउनका लागि चरणहरू।

तालिका १। सिमुलेशन चलाउनका लागि चरणहरू

सिमुलेटर निर्देशनहरू
ModelSim SE वा QuestaSim कमांड लाइनमा, टाइप गर्नुहोस् -do vlog_pro.do

यदि तपाइँ ModelSim GUI ल्याई बिना अनुकरण गर्न चाहनुहुन्छ भने, टाइप गर्नुहोस् vsim -c -do vlog_pro.do
VCS आदेश लाइनमा, टाइप गर्नुहोस् sh vcstest.sh
एक्सेलियम कमांड लाइनमा, टाइप गर्नुहोस् sh xcelium.sh

परिणामहरू विश्लेषण गर्नुहोस्। एक सफल सिमुलेशनले प्याकेटहरू पठाउँछ र प्राप्त गर्दछ, र "परीक्षण पास भएको" प्रदर्शन गर्दछ।
डिजाइनको लागि टेस्टबेन्च पूर्वampले निम्न कार्यहरू पूरा गर्दछ:

  • इन्टरलेकन (2nd जेनेरेसन) Intel FPGA IP लाई इन्स्ट्यान्टियट गर्दछ।
  • PHY स्थिति छाप्छ।
  • मेटाफ्रेम सिङ्क्रोनाइजेसन (SYNC_LOCK) र शब्द (ब्लक) सीमाहरू (WORD_LOCK) जाँच गर्दछ।
  • व्यक्तिगत लेनहरू लक र पङ्क्तिबद्ध हुनको लागि पर्खनुहोस्।
  • प्याकेट पठाउन थाल्छ।
  • प्याकेट तथ्याङ्कहरू जाँच गर्दछ:
    • CRC24 त्रुटिहरू
    • SOPs
    • EOPs

निम्न एसampले आउटपुटले इन्टरलेकन मोडमा सफल सिमुलेशन परीक्षण चलाएको चित्रण गर्दछ:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (9)Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (10)

नोट: इन्टरलेकन डिजाइन पूर्वampले सिमुलेशन टेस्टबेन्चले 100 प्याकेटहरू पठाउँछ र 100 प्याकेटहरू प्राप्त गर्दछ। निम्न एसample आउटपुटले इन्टरलेकन लुक-साइड मोडमा चलाइएको सफल सिमुलेशन परीक्षणलाई चित्रण गर्दछ:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (11)

नोट: प्याकेटहरूको संख्या (SOPs र EOPs) इन्टरलेकन लुकासाइड डिजाइनमा प्रति लेन फरक हुन्छampले सिमुलेशन एसampले आउटपुट।
सम्बन्धित जानकारी
हार्डवेयर डिजाइन पूर्वampपृष्ठ 6 मा घटकहरू

डिजाइन कम्पाइल र कन्फिगर गर्दै पूर्वample हार्डवेयर मा
चित्र १। प्रक्रियाIntel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (12)

हार्डवेयर पूर्व मा एक प्रदर्शन परीक्षण कम्पाइल र चलाउनampडिजाइन, यी चरणहरू पालना गर्नुहोस्:

  1. हार्डवेयर पूर्व सुनिश्चित गर्नुहोस्ampले डिजाइन उत्पादन पूरा भयो।
  2. Intel Quartus Prime Pro Edition सफ्टवेयरमा, Intel Quartus Prime परियोजना खोल्नुहोस्ample_installation_dir>/example_design/quartus/ example_design.qpf>।
  3. प्रशोधन मेनुमा, संकलन सुरु गर्नुहोस् क्लिक गर्नुहोस्।
  4. सफल संकलन पछि, एक .sof file तपाइँको निर्दिष्ट निर्देशिका मा उपलब्ध छ। हार्डवेयर पूर्व प्रोग्राम गर्न यी चरणहरू पालना गर्नुहोस्ampIntel Agilex 7 उपकरणमा ले डिजाइन:
    • a Intel Agilex 7 F-Series Transceiver-SoC विकास किटलाई होस्ट कम्प्युटरमा जडान गर्नुहोस्।
    • b घडी नियन्त्रण अनुप्रयोग सुरू गर्नुहोस्, जुन विकास किटको अंश हो, र डिजाइन पूर्वको लागि नयाँ फ्रिक्वेन्सीहरू सेट गर्नुहोस्।ample। तल घडी नियन्त्रण अनुप्रयोगमा आवृत्ति सेटिङ छ:
    • • Si5338 (U37), CLK1- 100 MHz
    • • Si5338 (U36), CLK2- 153.6 MHz
    • • Si549 (Y2), OUT- तपाईंको डिजाइन आवश्यकता अनुसार pll_ref_clk(1) को मानमा सेट गर्नुहोस्।
    • ग उपकरण मेनुमा, प्रोग्रामर क्लिक गर्नुहोस्।
    • d प्रोग्रामरमा, हार्डवेयर सेटअपमा क्लिक गर्नुहोस्।
    • e प्रोग्रामिङ उपकरण चयन गर्नुहोस्।
    • f चयन गर्नुहोस् र Intel Agilex 7 F-Series Transceiver-SoC विकास किट थप्नुहोस् जसमा तपाईंको Intel Quartus Prime सत्र जडान हुन सक्छ।
    • g निश्चित गर्नुहोस् कि मोड J मा सेट गरिएको छTAG.
    • h। Intel Agilex 7 उपकरण चयन गर्नुहोस् र उपकरण थप्नुहोस् क्लिक गर्नुहोस्। प्रोग्रामरले तपाइँको बोर्डमा यन्त्रहरू बीचको जडानहरूको ब्लक रेखाचित्र देखाउँछ।
    • i तपाईंको .sof सँग पङ्क्तिमा, .sof को लागि बाकस जाँच गर्नुहोस्।
    • j कार्यक्रम/कन्फिगर स्तम्भमा बक्स जाँच गर्नुहोस्।
    • k। सुरु क्लिक गर्नुहोस्।

सम्बन्धित जानकारी

  • पृष्ठ ० मा इंटेल FPGA यन्त्रहरू प्रोग्रामिङ
  • प्रणाली कन्सोलको साथ डिजाइनहरू विश्लेषण र डिबग गर्दै
  • Intel Agilex 7 F-Series Transceiver-SoC विकास किट प्रयोगकर्ता गाइड

हार्डवेयर डिजाइन पूर्व परीक्षणample
तपाईंले इन्टरलेकन (2nd जेनेरेसन) Intel FPGA IP कोर डिजाइन पूर्व कम्पाइल गरेपछिampले र आफ्नो यन्त्र कन्फिगर गर्नुहोस्, तपाइँ IP कोर र यसको एम्बेडेड नेटिभ PHY IP कोर रेजिस्टरहरू प्रोग्राम गर्न प्रणाली कन्सोल प्रयोग गर्न सक्नुहुन्छ।

प्रणाली कन्सोल ल्याउन र हार्डवेयर डिजाइन पूर्व परीक्षण गर्न यी चरणहरू पालना गर्नुहोस्ampLe:

  1. Intel Quartus Prime Pro Edition सफ्टवेयरमा, Tools मेनुमा, System Debugging Tools ➤ System Console मा क्लिक गर्नुहोस्।
  2. मा परिवर्तन गर्नुहोस्ample_installation_dir>example_design/ hwtest निर्देशिका।
  3. जे को जडान खोल्नTAG मास्टर, निम्न आदेश टाइप गर्नुहोस्: स्रोत sysconsole_testbench.tcl
  4. तपाइँ निम्न डिजाइन पूर्व संग आन्तरिक सीरियल लुपब्याक मोड खोल्न सक्नुहुन्छample आदेशहरु:
    • a stat: सामान्य स्थिति जानकारी प्रिन्ट गर्दछ।
    • b sys_reset: प्रणाली रिसेट गर्नुहोस्।
    • ग loop_on: आन्तरिक सिरियल लुपब्याक खोल्छ।
    • d run_example_design: पूर्व डिजाइन चलाउँछample।
    • नोट: तपाईंले run_ex अघि loop_on आदेश चलाउनु पर्छample_design आदेश। रन_एक्सample_design ले अनुक्रममा निम्न आदेशहरू चलाउँछ: sys_reset->stat->gen_on->stat->gen_off।
    • नोट: जब तपाइँ सक्षम अनुकूलन लोड सफ्ट आईपी विकल्प चयन गर्नुहुन्छ, रन_एक्सample_design आदेशले run_load_PMA_configuration आदेश चलाएर RX साइडमा प्रारम्भिक अनुकूलन क्यालिब्रेसन प्रदर्शन गर्दछ।
  5. तपाइँ निम्न डिजाइन पूर्व संग आन्तरिक सीरियल लुपब्याक मोड बन्द गर्न सक्नुहुन्छampले आदेश:
    • a loop_off: आन्तरिक सिरियल लुपब्याक बन्द गर्दछ।
  6. तपाइँ निम्न अतिरिक्त डिजाइन पूर्व संग आईपी कोर कार्यक्रम गर्न सक्नुहुन्छample आदेशहरु:
    • a gen_on: प्याकेट जनरेटर सक्षम गर्दछ।
    • b gen_off: प्याकेट जनरेटर असक्षम पार्छ।
    • ग run_test_loop: को लागि परीक्षण चलाउँछ ई-टाइल NRZ र PAM4 भिन्नताहरूको लागि समय।
    • d clear_err: सबै टाँसिने त्रुटि बिटहरू खाली गर्दछ।
    • e set_test_mode : निश्चित मोडमा चलाउनको लागि परीक्षण सेट गर्नुहोस्।
    • f get_test_mode: हालको परीक्षण मोड प्रिन्ट गर्दछ।
    • g set_burst_size : बाइटमा फट साइज सेट गर्दछ।
    • h। get_burst_size: प्रिन्ट फट साइज जानकारी।

सफल परीक्षणले HW_TEST:PASS सन्देश छाप्छ। तल एक परीक्षण रन लागि पास मापदण्ड छ:

  • CRC32, CRC24, र परीक्षकका लागि कुनै त्रुटिहरू छैनन्।
  • प्रसारित SOPs र EOPs प्राप्त भएको सँग मिल्नुपर्छ।

निम्न एसample आउटपुटले इन्टरलेकन मोडमा सफल परीक्षण रनलाई चित्रण गर्दछ:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (13)

सफल परीक्षणले HW_TEST : PASS सन्देश छाप्छ। तल एक परीक्षण रन लागि पास मापदण्ड छ:

  • CRC32, CRC24, र परीक्षकका लागि कुनै त्रुटिहरू छैनन्।
  • प्रसारित SOPs र EOPs प्राप्त भएको सँग मिल्नुपर्छ।

निम्न एसample आउटपुटले इन्टरलेकन लुकसाइड मोडमा सफल परीक्षण रनलाई चित्रण गर्दछ:Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (14)Intel-Interlaken-2nd-generation-Agilex-7-FPGA-IP-Design-Example-fig-1 (15)

डिजाइन पूर्वampले विवरण

डिजाइन पूर्वampले इन्टरलेकन आईपी कोर को कार्यक्षमता देखाउँछ।

सम्बन्धित जानकारी
इन्टरलेकन (दोस्रो जेनेरेसन) FPGA IP प्रयोगकर्ता गाइड

डिजाइन पूर्वampव्यवहार
हार्डवेयरमा डिजाइन परीक्षण गर्न, प्रणाली कन्सोलमा निम्न आदेशहरू टाइप गर्नुहोस्::

  1. सेटअप स्रोत file:
    • % मुहानample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
  2. परीक्षण चलाउनुहोस्:
    • % run_example_design
  3. इन्टरलेकन (2nd जेनेरेसन) हार्डवेयर डिजाइन पूर्वampले निम्न चरणहरू पूरा गर्दछ:
    • a इन्टरलेकन (दोस्रो जेनेरेसन) आईपी रिसेट गर्दछ।
    • b आन्तरिक लुपब्याक मोडमा इन्टरलेकन (दोस्रो जेनेरेसन) आईपी कन्फिगर गर्दछ।
    • ग IP कोरको TX प्रयोगकर्ता डेटा स्थानान्तरण इन्टरफेसमा पेलोडमा पूर्वनिर्धारित डेटाको साथ इन्टरलेकन प्याकेटहरूको स्ट्रिम पठाउँछ।
    • d प्राप्त प्याकेटहरू जाँच गर्दछ र स्थिति रिपोर्ट गर्दछ। प्याकेट परीक्षक हार्डवेयर डिजाइनमा समावेश गरिएको छampले निम्न आधारभूत प्याकेट जाँच क्षमताहरू प्रदान गर्दछ:
      • प्रेषित प्याकेट अनुक्रम सही छ भनी जाँच गर्दछ।
      • डेटा ट्रान्समिट र प्राप्त गर्दा प्याकेटको शुरुवात (SOP) र प्याकेटको अन्त्य (EOP) काउन्टहरू पङ्क्तिबद्ध गरी प्राप्त डाटा अपेक्षित मानहरूसँग मेल खान्छ भनी जाँच गर्दछ।

इन्टरफेस संकेतहरू
तालिका १। डिजाइन पूर्वampइन्टरफेस संकेतहरू

पोर्ट नाम दिशा चौडाइ (बिट्स) विवरण
 

mgmt_clk

  

इनपुट

  

1

 प्रणाली घडी इनपुट। घडी आवृत्ति 100 मेगाहर्ट्ज हुनुपर्छ।
pll_ref_clk /

pll_ref_clk [१:०](२)

  

इनपुट

  

१/४

 ट्रान्सीभर सन्दर्भ घडी। RX CDR PLL चलाउँछ।
जारी…
पोर्ट नाम दिशा चौडाइ (बिट्स) विवरण
      pll_ref_clk[1] तपाईंले सक्षम गर्दा मात्र उपलब्ध हुन्छ प्रयोग नगरिएको सुरक्षित गर्नुहोस्

नोट: PAM4 को लागि ट्रान्सीभर च्यानलहरू ई-टाइल PAM4 मोड IP भिन्नताहरूमा प्यारामिटर।
rx_pin इनपुट लेनको संख्या रिसीभर SERDES डाटा पिन।
tx_pin आउटपुट लेनको संख्या SERDES डाटा पिन पठाउनुहोस्।
 

rx_pin_n

  

इनपुट

  

लेनको संख्या

 रिसीभर SERDES डाटा पिन।

यो संकेत E-tile PAM4 मोड उपकरण भिन्नताहरूमा मात्र उपलब्ध छ।
 

tx_pin_n

  

आउटपुट

  

लेनको संख्या

 SERDES डाटा पिन पठाउनुहोस्।

यो संकेत E-tile PAM4 मोड उपकरण भिन्नताहरूमा मात्र उपलब्ध छ।
 

 

mac_clk_pll_ref

  

 

इनपुट

  

 

1

 यो संकेत PLL द्वारा संचालित हुनुपर्छ र pll_ref_clk चलाउने उही घडी स्रोत प्रयोग गर्नुपर्छ।

यो संकेत E-tile PAM4 मोड उपकरण भिन्नताहरूमा मात्र उपलब्ध छ।
usr_pb_reset_n इनपुट 1 प्रणाली रिसेट।

सम्बन्धित जानकारी
इन्टरफेस संकेतहरू

नक्सा दर्ता गर्नुहोस्
नोट: • डिजाइन पूर्वample दर्ता ठेगाना 0x20** बाट सुरु हुन्छ जबकि Interlaken IP कोर दर्ता ठेगाना 0x10** बाट सुरु हुन्छ।

  • पहुँच कोड: RO-पढ्न मात्र, र RW-पढ्नुहोस्/लेख्नुहोस्।
  • प्रणाली कन्सोलले डिजाइन पूर्व पढ्छample दर्ता गर्दछ र स्क्रिनमा परीक्षण स्थिति रिपोर्ट गर्दछ।

तालिका १। डिजाइन पूर्वampले इन्टरलेकन डिजाइन पूर्वको लागि नक्सा दर्ता गर्नुहोस्ample

अफसेट नाम पहुँच विवरण
8'h00 आरक्षित
8'h01 आरक्षित
 

 

8'h02

  

 

प्रणाली PLL रिसेट

  

 

RO

 निम्न बिट्सले प्रणाली PLL रिसेट अनुरोधलाई संकेत गर्दछ र मान सक्षम गर्दछ:

• बिट [0] – sys_pll_rst_req

• बिट [१] – sys_pll_rst_en
8'h03 RX लेन पङ्क्तिबद्ध RO RX लेन पङ्क्तिबद्धता जनाउँछ।
 

8'h04

  

WORD लक भयो

  

RO

 [NUM_LANES-1:0] - शब्द (ब्लक) सीमा पहिचान।
जारी…

जब तपाइँ PAM4 प्यारामिटरको लागि प्रयोग नगरिएका ट्रान्सीभर च्यानलहरू सुरक्षित गर्नुहोस् सक्षम गर्नुहुन्छ, प्रयोग नगरिएको PAM4 दास च्यानल सुरक्षित गर्नको लागि थप सन्दर्भ घडी पोर्ट थपिन्छ।

अफसेट नाम पहुँच विवरण
8'h05 सिंक लक भयो RO [NUM_LANES–1:0] – मेटाफ्रेम सिङ्क्रोनाइजेसन।
8'h06 - 8'h09 CRC32 त्रुटि गणना RO CRC32 त्रुटि गणना संकेत गर्दछ।
8'h0A CRC24 त्रुटि गणना RO CRC24 त्रुटि गणना संकेत गर्दछ।
 

 

8'h0B

  

 

ओभरफ्लो / अन्डरफ्लो संकेत

  

 

RO

 निम्न बिट्सले संकेत गर्दछ:

• बिट [३] – TX अन्डरफ्लो सिग्नल

• बिट [२] – TX ओभरफ्लो सिग्नल

• बिट [१] – RX ओभरफ्लो सिग्नल
8'h0C SOP गणना RO SOP को संख्या जनाउँछ।
8'h0D EOP गणना RO EOP को संख्या जनाउँछ
 

 

8'h0E

  

 

त्रुटि गणना

  

 

RO

 निम्न त्रुटिहरूको संख्या संकेत गर्दछ:

• लेन पङ्क्तिबद्धताको हानि

• अवैध नियन्त्रण शब्द

• अवैध फ्रेमिङ ढाँचा

• छुटेको SOP वा EOP सूचक
8'h0F send_data_mm_clk RW जेनेरेटर सिग्नल सक्षम गर्न 1 टु बिट [0] लेख्नुहोस्।
 

8'h10

  

जाँचकर्ता त्रुटि

   जाँचकर्ता त्रुटि संकेत गर्दछ। (SOP डाटा त्रुटि, च्यानल नम्बर त्रुटि, र PLD डाटा त्रुटि)
8'h11 प्रणाली PLL लक RO बिट [0] ले PLL लक संकेत संकेत गर्दछ।
 

8'h14

  

TX SOP गणना

  

RO

 प्याकेट जनरेटर द्वारा उत्पन्न SOP को संख्या संकेत गर्दछ।
 

8'h15

  

TX EOP गणना

  

RO

 प्याकेट जनरेटर द्वारा उत्पन्न EOP को संख्या संकेत गर्दछ।
8'h16 निरन्तर प्याकेट RW निरन्तर प्याकेट सक्षम गर्न 1 देखि बिट [0] लेख्नुहोस्।
8'h39 ECC त्रुटि गणना RO ECC त्रुटिहरूको सङ्ख्या देखाउँछ।
8'h40 ECC त्रुटि गणना सच्यायो RO सच्याइएको ECC त्रुटिहरूको सङ्ख्या देखाउँछ।

डिजाइन पूर्वampले इन्टरलेकन लुक-साइड डिजाइन पूर्वको लागि दर्ता नक्शाample
तपाईंले डिजाइन पूर्व उत्पन्न गर्दा यो दर्ता नक्सा प्रयोग गर्नुहोस्ample इन्टरलेकन लुक-साइड मोड प्यारामिटर सक्षम पारिएको छ।

अफसेट नाम पहुँच विवरण
8'h00 आरक्षित
8'h01 काउन्टर रिसेट RO TX र RX काउन्टर बराबर बिट खाली गर्न 1 देखि बिट [0] लेख्नुहोस्।
 

 

8'h02

  

 

प्रणाली PLL रिसेट

  

 

RO

 निम्न बिट्सले प्रणाली PLL रिसेट अनुरोधलाई संकेत गर्दछ र मान सक्षम गर्दछ:

• बिट [0] – sys_pll_rst_req

• बिट [१] – sys_pll_rst_en
8'h03 RX लेन पङ्क्तिबद्ध RO RX लेन पङ्क्तिबद्धता जनाउँछ।
 

8'h04

  

WORD लक भयो

  

RO

 [NUM_LANES-1:0] - शब्द (ब्लक) सीमा पहिचान।
8'h05 सिंक लक भयो RO [NUM_LANES–1:0] – मेटाफ्रेम सिङ्क्रोनाइजेसन।
8'h06 - 8'h09 CRC32 त्रुटि गणना RO CRC32 त्रुटि गणना संकेत गर्दछ।
8'h0A CRC24 त्रुटि गणना RO CRC24 त्रुटि गणना संकेत गर्दछ।
जारी…
अफसेट नाम पहुँच विवरण
8'h0B आरक्षित
8'h0C SOP गणना RO SOP को संख्या जनाउँछ।
8'h0D EOP गणना RO EOP को संख्या जनाउँछ
 

 

8'h0E

  

 

त्रुटि गणना

  

 

RO

 निम्न त्रुटिहरूको संख्या संकेत गर्दछ:

• लेन पङ्क्तिबद्धताको हानि

• अवैध नियन्त्रण शब्द

• अवैध फ्रेमिङ ढाँचा

• छुटेको SOP वा EOP सूचक
8'h0F send_data_mm_clk RW जेनेरेटर सिग्नल सक्षम गर्न 1 टु बिट [0] लेख्नुहोस्।
 

8'h10

  

जाँचकर्ता त्रुटि

  

RO

 जाँचकर्ता त्रुटि संकेत गर्दछ। (SOP डाटा त्रुटि, च्यानल नम्बर त्रुटि, र PLD डाटा त्रुटि)
8'h11 प्रणाली PLL लक RO बिट [0] ले PLL लक संकेत संकेत गर्दछ।
8'h13 विलम्बता गणना RO विलम्बता को संख्या संकेत गर्दछ।
 

8'h14

  

TX SOP गणना

  

RO

 प्याकेट जनरेटर द्वारा उत्पन्न SOP को संख्या संकेत गर्दछ।
 

8'h15

  

TX EOP गणना

  

RO

 प्याकेट जनरेटर द्वारा उत्पन्न EOP को संख्या संकेत गर्दछ।
8'h16 निरन्तर प्याकेट RO निरन्तर प्याकेट सक्षम गर्न 1 देखि बिट [0] लेख्नुहोस्।
8'h17 TX र RX काउन्टर बराबर RW TX र RX काउन्टर बराबर छन् भनेर संकेत गर्दछ।
8'h23 विलम्बता सक्षम गर्नुहोस् WO विलम्बता मापन सक्षम गर्न 1 देखि बिट [0] लेख्नुहोस्।
8'h24 विलम्बता तयार छ RO विलम्बता मापन तयार छ भनेर संकेत गर्दछ।

इन्टरलेकन (दोस्रो जेनेरेसन) इंटेल एजिलेक्स 2 एफपीजीए आईपी डिजाइन पूर्वampले प्रयोगकर्ता गाइड अभिलेख

  • यस प्रयोगकर्ता गाइडको पछिल्लो र अघिल्लो संस्करणहरूको लागि, इन्टरलेकन (2nd
  • जेनेरेसन) Intel Agilex 7 FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड HTML संस्करण। संस्करण चयन गर्नुहोस् र डाउनलोड क्लिक गर्नुहोस्। यदि IP वा सफ्टवेयर संस्करण सूचीबद्ध छैन भने, अघिल्लो IP वा सफ्टवेयर संस्करणको लागि प्रयोगकर्ता गाइड लागू हुन्छ।
  • IP संस्करणहरू इन्टेल क्वार्टस प्राइम डिजाइन सुइट सफ्टवेयर संस्करणहरू v19.1 सम्म उस्तै छन्। Intel Quartus प्राइम डिजाइन सुइट सफ्टवेयर संस्करण 19.2 वा पछिको, IP कोरहरूमा नयाँ IP संस्करण योजना छ।

इन्टरलेकन (2nd जेनेरेसन) Intel Agilex 7 FPGA IP डिजाइन पूर्व को लागि कागजात संशोधन इतिहासampले प्रयोगकर्ता गाइड

कागजात संस्करण इंटेल क्वार्टस प्राइम संस्करण आईपी ​​संस्करण परिवर्तनहरू
2023.06.26 23.2 21.1.1 • संश्लेषण र सिमुलेशन मोडेलको लागि VHDL समर्थन थपियो।

• "Intel Agilex 7" मा उत्पादनको पारिवारिक नाम अद्यावधिक गरियो।
2022.08.03 21.3 20.0.1 Intel Agilex F-Series Transceiver-SoC विकास किटको लागि यन्त्र OPN सच्यायो।
2021.10.04 21.3 20.0.1 • QuestaSim सिम्युलेटरको लागि समर्थन थपियो।

• NCSim सिम्युलेटरको लागि समर्थन हटाइयो।
2021.02.24 20.4 20.0.1 • खण्डमा PAM4 को लागि प्रयोग नगरिएको ट्रान्ससिभर च्यानल सुरक्षित गर्ने बारे थप जानकारी: हार्डवेयर डिजाइन पूर्वampकम्पोनेन्टहरू.

• खण्डमा pll_ref_clk[1] संकेत विवरण थपियो: इन्टरफेस संकेतहरू.
2020.12.14 20.4 20.0.0 • अद्यावधिक गरिएको sampखण्डमा इन्टरलेकन मोड र इन्टरलेकन लुक-साइड मोडको लागि हार्डवेयर परीक्षण आउटपुट हार्डवेयर डिजाइन पूर्व परीक्षणample.

• इन्टरलेकन लुक-साइड डिजाइन पूर्वको लागि अद्यावधिक गरिएको दर्ता नक्साampले सेक्सनमा नक्सा दर्ता गर्नुहोस्.

• खण्डमा सफल हार्डवेयर परीक्षण चलाउनको लागि उत्तीर्ण मापदण्ड थपियो हार्डवेयर डिजाइन पूर्व परीक्षणample.
2020.10.16 20.2 19.3.0 आरएक्स साइडमा प्रारम्भिक अनुकूलन क्यालिब्रेसन चलाउनको लागि सही आदेश हार्डवेयर डिजाइन पूर्व परीक्षणample खण्ड।
2020.06.22 20.2 19.3.0 • डिजाइन पूर्वample इन्टरलेकन लुक-साइड मोडको लागि उपलब्ध छ।

• डिजाइनको हार्डवेयर परीक्षण पूर्वample Intel Agilex उपकरण भिन्नताहरूको लागि उपलब्ध छ।

• थपियो चित्र: इन्टरलेकन (दोस्रो पुस्ता) डिजाइनको लागि उच्च-स्तरीय ब्लक रेखाचित्र पूर्वample.

• निम्न खण्डहरू अद्यावधिक गरियो:

—   हार्डवेयर र सफ्टवेयर आवश्यकताहरू

—   निर्देशिका संरचना

• इन्टरलेकन लुक-साइड सम्बन्धित अपडेट समावेश गर्न निम्न तथ्याङ्कहरू परिमार्जन गरियो:

—   चित्र: इन्टरलेकन (2nd जेनेरेसन) हार्डवेयर डिजाइन पूर्वampई-टाइल NRZ मोड भिन्नताहरूको लागि उच्च स्तरको ब्लक रेखाचित्र

—   चित्र: इन्टरलेकन (2nd जेनेरेसन) हार्डवेयर डिजाइन पूर्वampई-टाइल PAM4 मोड भिन्नताहरूको लागि उच्च स्तरको ब्लक रेखाचित्र

• अद्यावधिक गरियो चित्र: आईपी प्यारामिटर सम्पादक.
जारी…
कागजात संस्करण इंटेल क्वार्टस प्राइम संस्करण आईपी ​​संस्करण परिवर्तनहरू
      • खण्डमा घडी नियन्त्रण अनुप्रयोगमा फ्रिक्वेन्सी सेटिङहरू बारे जानकारी थपियो डिजाइन कम्पाइल र कन्फिगर गर्दै पूर्वample हार्डवेयर मा.

• निम्न खण्डहरूमा इन्टरलेकन लुकको लागि परीक्षण रन आउटपुटहरू थपियो:

—   डिजाइनको अनुकरण गर्दै पूर्वampले टेस्टबेन्च

—   हार्डवेयर डिजाइन पूर्व परीक्षणample

• निम्न नयाँ संकेतहरू थपियो इन्टरफेस संकेतहरू

खण्ड:

— mgmt_clk

- rx_pin_n

- tx_pin_n

- mac_clk_pll_ref

• इन्टरलेकन लुक-साइड डिजाइन पूर्वको लागि दर्ता नक्शा थपियोampले भित्र खण्ड: दर्ता नक्शा.
2019.09.30 19.3 19.2.1 हटाइयो clk100। mgmt_clk ले निम्नमा IO PLL को सन्दर्भ घडीको रूपमा कार्य गर्दछ:

•    चित्र: इन्टरलेकन (2nd जेनेरेसन) हार्डवेयर डिजाइन पूर्वampई-टाइल NRZ मोड भिन्नताहरूको लागि उच्च स्तरको ब्लक रेखाचित्र.

•    चित्र: इन्टरलेकन (2nd जेनेरेसन) हार्डवेयर डिजाइन पूर्वampई-टाइल PAM4 मोड भिन्नताहरूको लागि उच्च स्तरको ब्लक रेखाचित्र.
2019.07.01 19.2 19.2 प्रारम्भिक रिलीज।

इन्टरलेकन (दोस्रो जेनेरेसन) Intel Agilex® 2 FPGA IP डिजाइन पूर्वampले प्रयोगकर्ता गाइड

कागजातहरू / स्रोतहरू

Intel Interlaken दोस्रो जेनेरेसन Agilex 2 FPGA IP डिजाइन पूर्वample [pdf] प्रयोगकर्ता गाइड
इन्टरलेकन दोस्रो जेनेरेसन Agilex 2 FPGA IP डिजाइन पूर्वample, Interlaken, दोस्रो जेनेरेसन Agilex 2 FPGA IP डिजाइन पूर्वample, FPGA आईपी डिजाइन पूर्वampले, आईपी डिजाइन पूर्वampले, डिजाइन पूर्वample

सन्दर्भहरू

एक टिप्पणी छोड्नुहोस्

तपाईंको इमेल ठेगाना प्रकाशित गरिने छैन। आवश्यक क्षेत्रहरू चिन्ह लगाइएका छन् *