Intel Interlaken 2-го покоління Agilex 7 FPGA IP Design Example

Інформація про продукт

IP-ядро FPGA Interlaken (2-го покоління) є функцією Intel Agilex 7 FPGA. Він надає тестовий стенд моделювання та дизайн апаратного забезпеченняampфайл, який підтримує компіляцію та тестування обладнання. Дизайн прample також доступний для функції Interlaken Look-aside. IP-ядро підтримує режими NRZ і PAM4 для пристроїв E-tile і генерує дизайн exampфайли для всіх підтримуваних комбінацій кількості смуг і швидкості передачі даних.

Вимоги до обладнання та програмного забезпечення
Інтерлакен (2-го покоління) дизайн ядра IP exampдля файлу потрібен набір для розробки трансивера Intel Agilex 7 F-Series-SoC. Для отримання додаткової інформації зверніться до посібника користувача комплекту розробки.

Структура каталогу
Згенерований Interlaken (2-е покоління) exampдизайн файлу включає такі каталоги:

• example_design: Містить головне files для дизайну прample.
• ilk_uflex: Містить fileпов’язані з опцією режиму огляду Interlaken.
• ila_uflex: Містить fileпов’язані з параметром режиму огляду Interlaken (генерується, лише коли вибрано).

Інструкція з використання продукту

Для використання ядра ядра ПЛІС Interlaken (2-го покоління) напрample, виконайте такі дії:

1. Переконайтеся, що у вас є комплект для розробки трансивера Intel Agilex 7 F-Series-SoC.
2. Зібрати проект напрample за допомогою тренажера.
3. Виконайте функціональне моделювання, щоб перевірити дизайн.
4. Створіть дизайн напрample за допомогою редактора параметрів.
5. Зібрати проект напрample за допомогою Quartus Prime.
6. Виконайте тестування обладнання, щоб перевірити дизайн.

Примітка: Опція Interlaken Look-aside mode доступна для вибору в редакторі параметрів IP. Якщо вибрано, додатковий files буде створено в каталозі “ila_uflex”.

Короткий посібник

• IP-ядро ПЛІС Interlaken (2-го покоління) забезпечує тестовий стенд для моделювання та дизайн апаратного забезпеченняampфайл, який підтримує компіляцію та тестування обладнання.
• Коли ви створюєте дизайн напрample, редактор параметрів автоматично створює fileнеобхідні для моделювання, компіляції та тестування конструкції в апаратному забезпеченні.
• Дизайн прample також доступний для функції огляду в Інтерлакені.
• Випробувальний стенд і дизайн напрample підтримує режими NRZ і PAM4 для пристроїв E-tile.
• IP-ядро FPGA Interlaken (2-го покоління) генерує дизайн напрampфайли для всіх підтримуваних комбінацій кількості смуг і швидкості передачі даних.

малюнок 1. Етапи розробки дизайну Прample

Інтерлакен (2-го покоління) дизайн ядра IP example підтримує такі функції:

• Внутрішній послідовний режим TX до RX
• Автоматично генерує пакети фіксованого розміру
• Базові можливості перевірки пакетів
• Можливість використовувати системну консоль для скидання дизайну з метою повторного тестування
• Адаптація PMA

Корпорація Intel. Всі права захищені. Intel, логотип Intel та інші знаки Intel є товарними знаками корпорації Intel або її дочірніх компаній. Intel гарантує роботу своїх FPGA та напівпровідникових продуктів відповідно до поточних специфікацій відповідно до стандартної гарантії Intel, але залишає за собою право вносити зміни в будь-які продукти та послуги в будь-який час без попередження. Корпорація Intel не бере на себе жодної відповідальності чи зобов’язань, що виникають у зв’язку із застосуванням або використанням будь-якої інформації, продукту чи послуги, описаних у цьому документі, за винятком випадків, чітко наданих корпорацією Intel у письмовій формі. Клієнтам Intel рекомендується отримати останню версію специфікацій пристрою, перш ніж покладатися на будь-яку опубліковану інформацію та перед тим, як розміщувати замовлення на продукти чи послуги. *Інші назви та бренди можуть бути власністю інших осіб.

малюнок 2. Блок-схема високого рівня для Interlaken (2-го покоління) Design Example

Пов'язана інформація

• Interlaken (2-е покоління) FPGA IP Посібник користувача
• Interlaken (2-е покоління) Intel FPGA IP Примітки до випуску

Апаратне та програмне забезпечення

Вимоги до обладнання та програмного забезпечення
Щоб перевірити ексampфайлу, використовуйте наступне обладнання та програмне забезпечення:

• Програмне забезпечення Intel® Quartus® Prime Pro Edition
• Системна консоль
• Підтримувані симулятори:
  • Siemens* EDA ModelSim* SE або QuestaSim*
  • Synopsys* VCS*
  • Cadence* Xcelium*
• Набір для розробки трансивера Intel Agilex® 7 F-Series-SoC (AGFB014R24A2E2V)

Пов'язана інформація
Intel Agilex 7 F-Series Transeiver-SoC Kit Development Kit Guide
Структура каталогу
Інтерлакен (2-го покоління) дизайн ядра IP example file каталоги містять такі згенеровані files для дизайну прample.

малюнок 3. Структура каталогу створеного Interlaken (2-е покоління) Прample Дизайн

Конфігурація обладнання, моделювання та тестування files знаходяться вample_installation_dir>/uflex_ilk_0_example_design.
Таблиця 1. Interlaken (2-е покоління) IP Core Hardware Design Example File Описи ці files знаходяться вample_installation_dir>/uflex_ilk_0_example_design/прampкаталог le_design/quartus.

File імена	опис
example_design.qpf	Проект Intel Quartus Prime file.
example_design.qsf	Налаштування проекту Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Обмеження дизайну Synopsys file. Ви можете копіювати та змінювати для власного дизайну.
sysconsole_testbench.tcl	Головна file для доступу до системної консолі

Таблиця 2. Interlaken (2-е покоління) IP Core Testbench File опис
Це file знаходиться вample_installation_dir>/uflex_ilk_0_example_design/прampкаталог le_design/rtl.

File Ім'я	опис
top_tb.sv	Випробувальний стенд вищого рівня file.

Таблиця 3. Інтерлакен (2-го покоління) IP Core Testbench Сценарії
Ці files знаходяться вample_installation_dir>/uflex_ilk_0_example_design/прampкаталог le_design/testbench.

File Ім'я	опис
vcstest.sh	Сценарій VCS для запуску тестового стенду.
vlog_pro.do	Скрипт ModelSim SE або QuestaSim для запуску тестового стенду.
xcelium.sh	Сценарій Xcelium для запуску тестового стенду.

Дизайн апаратного забезпечення Прample Компоненти

• КолишнійampLe design з'єднує систему та PLL опорні тактові частоти та необхідні компоненти конструкції. КолишнійampLe design налаштовує ядро ​​IP у режимі внутрішньої петлі та генерує пакети в інтерфейсі передачі даних користувача TX ядра IP. IP-ядро надсилає ці пакети по внутрішньому зворотному шляху через трансивер.
• Після того, як основний IP-приймач отримує пакети на зворотному шляху, він обробляє
• Interlaken пакети та передає їх на інтерфейс передачі даних користувача RX. Колишнійample design перевіряє відповідність отриманих і переданих пакетів.
• Апаратне забезпечення напрampДизайн файлу включає зовнішні PLL. Ви можете перевірити чистий текст files до view sampфайл, який реалізує один із можливих методів підключення зовнішніх PLL до IP FPGA Interlaken (2-го покоління).
• Апаратна конструкція Interlaken (2-го покоління) exampфайл містить такі компоненти:
  • Interlaken (2-е покоління) FPGA IP
  • Генератор пакетів і перевірка пакетів
  • JTAG контролер, який взаємодіє з системною консоллю. Ви спілкуєтеся з логікою клієнта через системну консоль.

малюнок 4. Interlaken (2-е покоління) Design Hardware Example Блок-схема високого рівня для варіантів режиму NRZ E-tile

Апаратна конструкція Interlaken (2-го покоління) exampФайл, націлений на варіації режиму E-tile PAM4, потребує додаткового тактового сигналу mac_clkin, який генерує IO PLL. Цей PLL повинен використовувати той самий опорний тактовий сигнал, який керує pll_ref_clk.
малюнок 5. Interlaken (2-е покоління) Design Hardware Example Блок-схема високого рівня для варіацій режиму E-tile PAM4

Для варіацій режиму E-tile PAM4, коли ви вмикаєте параметр «Зберігати невикористані канали приймача для PAM4», додається додатковий опорний порт синхронізації (pll_ref_clk [1]). Цей порт має працювати на тій же частоті, що визначена в редакторі параметрів IP (еталонна тактова частота для збережених каналів). Параметр «Зберігати невикористані канали трансивера» для PAM4 є необов’язковим. Вивод і відповідні обмеження, призначені для цього годинника, відображаються в QSF, коли ви вибираєте Intel Stratix® 10 або Intel Agilex 7 для розробки проекту.
Примітка: Для дизайну прampУ моделюванні тестовий стенд завжди визначає однакову частоту для pll_ref_clk[0] і pll_ref_clk[1].
Пов'язана інформація
Intel Agilex 7 F-Series Transeiver-SoC Kit Development Kit Guide

Створення дизайну
малюнок 6. Процедура

Виконайте наведені нижче дії, щоб створити апаратне програмне забезпеченняampдизайн файлу та тестовий стенд:

1. У програмному забезпеченні Intel Quartus Prime Pro Edition натисніть File ➤ New Project Wizard, щоб створити новий проект Intel Quartus Prime, або натисніть File ➤ Відкрити проект, щоб відкрити існуючий проект Intel Quartus Prime. Майстер запропонує вказати пристрій.
2. Вкажіть сімейство пристроїв Intel Agilex 7 і виберіть пристрій для свого дизайну.
3. У каталозі IP знайдіть і двічі клацніть Interlaken (2nd Generation) Intel FPGA IP. З’явиться вікно New IP Variant.
4. Укажіть назву верхнього рівня для вашої спеціальної варіації IP. Редактор параметрів зберігає параметри варіації IP у a file названий .ip.
5. Натисніть OK. З’явиться редактор параметрів.
   малюнок 7. ExampВкладка «Дизайн» у редакторі IP-параметрів FPGA Intel Interlaken (2-го покоління).
6. На вкладці IP вкажіть параметри для вашої варіації ядра IP.
7. На вкладці Адаптація PMA вкажіть параметри адаптації PMA, якщо ви плануєте використовувати адаптацію PMA для своїх варіантів пристроїв E-tile. Цей крок необов'язковий:
   • Виберіть параметр «Увімкнути адаптацію».
   • Примітка: Ви повинні ввімкнути опцію Enable Native PHY Debug Master Endpoint (NPDME) на вкладці IP, коли ввімкнено адаптацію PMA.
   • Виберіть попереднє налаштування адаптації PMA для параметра вибору адаптації PMA.
   • Клацніть PMA Adaptation Preload, щоб завантажити початкові та безперервні параметри адаптації.
   • Укажіть кількість конфігурацій PMA, які потрібно підтримувати, якщо ввімкнено кілька конфігурацій PMA, використовуючи параметр конфігурації Number of PMA.
   • Виберіть конфігурацію PMA для завантаження або збереження за допомогою Виберіть конфігурацію PMA для завантаження або збереження.
   • Натисніть «Завантажити адаптацію з вибраної конфігурації PMA», щоб завантажити вибрані параметри конфігурації PMA.
   • Для отримання додаткової інформації про параметри адаптації PMA зверніться до E-tile
     Трансивер PHY Посібник користувача.
8. На ексampвкладку «Дизайн», виберіть параметр «Моделювання», щоб створити тестовий стенд, і виберіть параметр «Синтез», щоб створити апаратне забезпечення.ampдизайн.
   • Примітка: Ви повинні вибрати принаймні один із варіантів Simulation або Synthesis для створення Example Дизайн Files.
9. Для Generated HDL Format виберіть Verilog або VHDL.
10. Для Target Development Kit виберіть відповідний варіант.
    • Примітка: Опція Intel Agilex 7 F-Series Transeiver SoC Kit Development Kit доступна, лише якщо у вашому проекті вказано назву пристрою Intel Agilex 7, що починається з AGFA012 або AGFA014. Коли ви вибираєте опцію Development Kit, призначення контактів встановлюються відповідно до номера деталі пристрою Intel Agilex 7 Development Kit AGFB014R24A2E2V і можуть відрізнятися від вибраного пристрою. Якщо ви маєте намір протестувати конструкцію на апаратному забезпеченні на іншій друкованій платі, виберіть опцію «Немає» та зробіть відповідні призначення контактів у файлі .qsf file.
11. Натисніть Generate ExampLe Design. Виберіть прикладampЗ'явиться вікно каталогу дизайну.
12. Якщо ви хочете змінити дизайн напрampшлях до каталогу файлу або ім’я з відображених значень за замовчуванням (uflex_ilk_0_example_design), перейдіть до нового шляху та введіть новий дизайн напрampім'я каталогу файлів.
13. Натисніть OK.

Пов'язана інформація

• Intel Agilex 7 F-Series Transeiver-SoC Kit Development Kit Guide
• Посібник користувача трансивера E-tile PHY

Симуляція дизайну Прample Testbench
Зверніться до Interlaken (2nd Generation) Hardware Design Example Блок високого рівня для варіацій режиму E-tile NRZ і дизайну обладнання Interlaken (2-го покоління) Example Блок високого рівня для варіацій режиму E-tile PAM4 Блок-схеми тестового стенду моделювання.
малюнок 8. Процедура

Виконайте такі кроки, щоб імітувати тестовий стенд:

1. У командному рядку перейдіть до каталогу симуляції testbench. Довідник єample_installation_dir>/example_design/ тестовий стенд для пристроїв Intel Agilex 7.
2. Запустіть сценарій симуляції для підтримуваного симулятора на ваш вибір. Сценарій компілює та запускає тестовий стенд у симуляторі. Після завершення моделювання ваш сценарій повинен перевірити, чи збігаються показники SOP і EOP. Зверніться до таблиці Кроки для запуску симуляції.

Таблиця 4. Кроки для запуску симуляції

Симулятор	Інструкції
ModelSim SE або QuestaSim	У командному рядку введіть -do vlog_pro.do Якщо ви віддаєте перевагу симуляції, не викликаючи GUI ModelSim, введіть vsim -c -do vlog_pro.do
VCS	У командному рядку введіть sh vcstest.sh
Xcelium	У командному рядку введіть sh xcelium.sh

Проаналізуйте результати. Успішна симуляція надсилає та отримує пакети та відображає «Тест ПРОЙДЕНО».
Тестовий стенд для проектування прample виконує такі завдання:

• Створює екземпляр Intel FPGA IP Interlaken (2-го покоління).
• Друкує статус PHY.
• Перевіряє синхронізацію метафрейму (SYNC_LOCK) і межі слів (блоків) (WORD_LOCK).
• Чекає, поки окремі смуги будуть заблоковані та вирівняні.
• Починає передачу пакетів.
• Перевіряє статистику пакетів:
  • Помилки CRC24
  • СОП
  • EOPs

Наступні sampВивід файлу ілюструє успішний тестовий запуск моделювання в режимі Interlaken:

Примітка: Дизайн Interlaken example simulation testbench надсилає 100 пакетів і отримує 100 пакетів. Наступні sampвихідні дані файлу ілюструють успішний тестовий запуск симуляції в режимі Interlaken Look-aside:

Примітка: Кількість пакетів (SOP та EOP) змінюється для кожної смуги в дизайні Interlaken Lookaside напр.ample simulation sample вихід.
Пов'язана інформація
Дизайн апаратного забезпечення Прample Компоненти на сторінці 6

Компіляція та налаштування дизайну Прampу розділі Обладнання
малюнок 9. Процедура

Для компіляції та запуску демонстраційного тесту на апаратному забезпеченні напрampдизайн файлу, виконайте такі дії:

1. Переконайтеся, що обладнання напрampстворення дизайну завершено.
2. У програмному забезпеченні Intel Quartus Prime Pro Edition відкрийте проект Intel Quartus Primeample_installation_dir>/example_design/quartus/ прample_design.qpf>.
3. У меню «Обробка» клацніть «Почати компіляцію».
4. Після успішної компіляції файл .sof file доступний у вказаному вами каталозі. Виконайте ці кроки, щоб запрограмувати апаратне забезпечення напрampдизайн файлу на пристрої Intel Agilex 7:
   • a. Під’єднайте комплект розробки трансивера Intel Agilex 7 F-Series-SoC до головного комп’ютера.
   • b. Запустіть програму Clock Control, яка є частиною набору для розробки, і встановіть нові частоти для дизайну example. Нижче наведено налаштування частоти в додатку Clock Control:
   • • Si5338 (U37), CLK1- 100 МГц
   • • Si5338 (U36), CLK2- 153.6 МГц
   • • Si549 (Y2), OUT- Встановіть значення pll_ref_clk(1) відповідно до ваших проектних вимог.
   • в. У меню «Інструменти» виберіть «Програміст».
   • d. У Програматорі клацніть Hardware Setup.
   • д. Виберіть пристрій програмування.
   • f. Виберіть і додайте Intel Agilex 7 F-Series Transeiver-SoC Development Kit, до якого можна підключити ваш сеанс Intel Quartus Prime.
   • g. Переконайтеся, що режим встановлено на JTAG.
   • ч. Виберіть пристрій Intel Agilex 7 і натисніть «Додати пристрій». Програматор відображає блок-схему з’єднань між пристроями на платі.
   • i. У рядку з вашим .sof поставте прапорець для .sof.
   • j. Поставте прапорець у стовпці Програмувати/Налаштувати.
   • k. Натисніть кнопку Пуск.

Пов'язана інформація

• Програмування пристроїв Intel FPGA на сторінці 0
• Аналіз та налагодження проектів за допомогою системної консолі
• Intel Agilex 7 F-Series Transeiver-SoC Kit Development Kit Guide

Тестування дизайну апаратного забезпечення Прample
Після компіляції дизайну ядра IP Intel FPGA Interlaken (2-го покоління), напрampі налаштуйте свій пристрій, ви можете використовувати системну консоль для програмування ядра IP та його вбудованих регістрів ядра Native PHY IP.

Виконайте наступні кроки, щоб відкрити системну консоль і перевірити конструкцію апаратного забезпеченняampле:

1. У програмному забезпеченні Intel Quartus Prime Pro Edition у меню «Інструменти» клацніть «Інструменти налагодження системи» ➤ «Системна консоль».
2. Змінити наample_installation_dir>напрampкаталог le_design/hwtest.
3. Щоб відкрити підключення до JTAG master, введіть таку команду: source sysconsole_testbench.tcl
4. Ви можете ввімкнути внутрішній послідовний режим петлі за допомогою наступного дизайнуample команди:
   • a. stat: друкує загальну інформацію про стан.
   • b. sys_reset: скидає систему.
   • в. loop_on: вмикає внутрішню послідовну петлю.
   • d. run_example_design: запускає дизайн напрample.
   • Примітка: Ви повинні виконати команду loop_on перед run_exampкоманда le_design. Run_example_design виконує наступні команди в послідовності: sys_reset->stat->gen_on->stat->gen_off.
   • Примітка: Коли ви вибираєте опцію Enable adaptation load soft IP, run_exampКоманда le_design виконує початкове калібрування адаптації на стороні RX, запускаючи команду run_load_PMA_configuration.
5. Ви можете вимкнути внутрішній послідовний режим петлі за допомогою наступного дизайнуampкоманда le:
   • a. loop_off: вимикає внутрішній послідовний шлейф.
6. Ви можете запрограмувати IP-ядро за допомогою наступного додаткового дизайну, напрample команди:
   • a. gen_on: вмикає генератор пакетів.
   • b. gen_off: вимикає генератор пакетів.
   • в. run_test_loop: запускає тест для часу для варіацій E-tile NRZ і PAM4.
   • d. clear_err: Очищає всі біти закріпленої помилки.
   • д. set_test_mode : налаштовує тест для запуску в певному режимі.
   • f. get_test_mode: друкує поточний тестовий режим.
   • g. set_burst_size : Встановлює розмір пакету в байтах.
   • ч. get_burst_size: друкує інформацію про розмір пакету.

Успішний тест друкує повідомлення HW_TEST:PASS. Нижче наведено критерії проходження для тестового запуску:

• Немає помилок для CRC32, CRC24 і перевірки.
• Передані SOP та EOP мають збігатися з отриманими.

Наступні sampВивід файлу ілюструє успішний тестовий запуск у режимі Interlaken:

Успішний тест друкує повідомлення HW_TEST : PASS. Нижче наведено критерії проходження для тестового запуску:

• Немає помилок для CRC32, CRC24 і перевірки.
• Передані SOP та EOP мають збігатися з отриманими.

Наступні sampВивід файлу ілюструє успішний тестовий запуск у режимі Interlaken Lookaside:

Дизайн ПрampОпис

Дизайн прampLe демонструє функціональні можливості IP-ядра Interlaken.

Пов'язана інформація
Interlaken (2-е покоління) FPGA IP Посібник користувача

Дизайн Прample Поведінка
Щоб перевірити дизайн на апаратному забезпеченні, введіть наступні команди в системній консолі:

1. Джерело налаштування file:
   • % джерелоample>uflex_ilk_0_example_design/example_design/hwtest/sysconsole_testbench.tcl
2. Виконайте тест:
   • % run_example_design
3. Апаратна конструкція Interlaken (2-го покоління) example виконує наступні кроки:
   • a. Скидає IP-адресу Interlaken (2-го покоління).
   • b. Налаштовує IP-адресу Interlaken (2-го покоління) у режимі внутрішньої петлі.
   • в. Надсилає потік пакетів Interlaken із попередньо визначеними даними в корисному навантаженні до інтерфейсу передачі даних користувача TX ядра IP.
   • d. Перевіряє отримані пакети та повідомляє про статус. Засіб перевірки пакетів, включений до складу апаратного забезпечення, напрample надає наступні базові можливості перевірки пакетів:
     • Перевіряє правильність переданої послідовності пакетів.
     • Перевіряє, чи відповідають отримані дані очікуваним значенням, забезпечуючи узгодження підрахунків початку пакета (SOP) і кінця пакета (EOP) під час передачі та отримання даних.

Сигнали інтерфейсу
Таблиця 5. Дизайн Прample Інтерфейсні сигнали

Назва порту	Напрямок	Ширина (біт)	опис
mgmt_clk	Введення	1	Вхід системного годинника. Тактова частота повинна бути 100 МГц.
pll_ref_clk / pll_ref_clk[1:0](2)	Введення	1/2	Опорний годинник трансивера. Керує RX CDR PLL.
продовження...

Назва порту	Напрямок	Ширина (біт)	опис
			pll_ref_clk[1] доступний лише тоді, коли ви ввімкнули Зберігати невикористаним Примітка: канали трансивера для PAM4 параметр у варіаціях IP-адреси в режимі E-tile PAM4.
rx_pin	Введення	Кількість смуг	PIN-код даних приймача SERDES.
tx_pin	Вихід	Кількість смуг	Передайте PIN-код даних SERDES.
rx_pin_n	Введення	Кількість смуг	PIN-код даних приймача SERDES. Цей сигнал доступний лише у варіантах пристроїв у режимі E-tile PAM4.
tx_pin_n	Вихід	Кількість смуг	Передайте PIN-код даних SERDES. Цей сигнал доступний лише у варіантах пристроїв у режимі E-tile PAM4.
mac_clk_pll_ref	Введення	1	Цей сигнал повинен керуватися PLL і повинен використовувати той самий джерело синхронізації, що керує pll_ref_clk. Цей сигнал доступний лише у варіантах пристроїв у режимі E-tile PAM4.
usr_pb_reset_n	Введення	1	Скидання системи.

Пов'язана інформація
Сигнали інтерфейсу

Реєстрація Карта
Примітка: • Дизайн Exampадреса реєстру файлу починається з 0x20**, а адреса основного реєстру IP Interlaken починається з 0x10**.

• Код доступу: RO—лише читання та RW—читання/запис.
• Системна консоль читає дизайн напрample реєструє та повідомляє про стан тесту на екрані.

Таблиця 6. Дизайн Прample Register Map for Interlaken Design Example

Зсув	Ім'я	Доступ	опис
8:00	Зарезервовано
8:01	Зарезервовано
8:02	Скидання системи PLL	RO	Наступні біти вказують на запит системи PLL на скидання та значення ввімкнення: • Біт [0] – sys_pll_rst_req • Біт [1] – sys_pll_rst_en
8:03	RX смуга вирівняна	RO	Вказує на вирівнювання смуги RX.
8:04	WORD заблоковано	RO	[NUM_LANES–1:0] – ідентифікація меж слова (блоку).
продовження...

Коли ви вмикаєте Зберігати невикористані канали трансивера для параметра PAM4, додається додатковий опорний порт синхронізації для збереження невикористаного підлеглого каналу PAM4.

Зсув	Ім'я	Доступ	опис
8:05	Синхронізацію заблоковано	RO	[NUM_LANES–1:0] – Синхронізація метафрейму.
8'06 – 8'09	Кількість помилок CRC32	RO	Вказує кількість помилок CRC32.
8'h0A	Кількість помилок CRC24	RO	Вказує кількість помилок CRC24.
8'h0B	Сигнал переповнення/недоповнення	RO	Наступні біти вказують на: • Біт [3] – сигнал недоповнення TX • Біт [2] – сигнал переповнення TX • Біт [1] – сигнал переповнення RX
8'h0C	кількість SOP	RO	Вказує номер СОП.
8'h0D	кількість EOP	RO	Вказує номер ЕОП
8'h0E	Кількість помилок	RO	Вказує кількість таких помилок: • Втрата смуги руху • Неправильне керуюче слово • Неприпустимий шаблон рамки • Відсутній індикатор SOP або EOP
8'h0F	send_data_mm_clk	RW	Запишіть 1 у біт [0], щоб увімкнути сигнал генератора.
8:10	Помилка перевірки		Вказує на помилку перевірки. (Помилка даних SOP, помилка номера каналу та помилка даних PLD)
8:11	Системне блокування PLL	RO	Біт [0] вказує на індикацію блокування PLL.
8:14	кількість TX SOP	RO	Вказує номер SOP, згенерований генератором пакетів.
8:15	кількість TX EOP	RO	Вказує кількість EOP, згенерованих генератором пакетів.
8:16	Безперервний пакет	RW	Запишіть 1 у біт [0], щоб увімкнути безперервний пакет.
8:39	Кількість помилок ECC	RO	Вказує кількість помилок ECC.
8:40	ECC виправлена ​​кількість помилок	RO	Вказує кількість виправлених помилок ECC.

Дизайн Прample Реєстраційна карта для Інтерлакенського оглядового дизайну Прample
Використовуйте цю карту реєстрів, коли ви створюєте дизайн напрampфайл із увімкненим параметром Enable Interlaken Look-aside mode.

Зсув	Ім'я	Доступ	опис
8:00	Зарезервовано
8:01	Скидання лічильника	RO	Запишіть 1 у біт [0], щоб очистити рівний біт лічильника TX і RX.
8:02	Скидання системи PLL	RO	Наступні біти вказують на запит системи PLL на скидання та значення ввімкнення: • Біт [0] – sys_pll_rst_req • Біт [1] – sys_pll_rst_en
8:03	RX смуга вирівняна	RO	Вказує на вирівнювання смуги RX.
8:04	WORD заблоковано	RO	[NUM_LANES–1:0] – ідентифікація меж слова (блоку).
8:05	Синхронізацію заблоковано	RO	[NUM_LANES–1:0] – Синхронізація метафрейму.
8'06 – 8'09	Кількість помилок CRC32	RO	Вказує кількість помилок CRC32.
8'h0A	Кількість помилок CRC24	RO	Вказує кількість помилок CRC24.
продовження...

Зсув	Ім'я	Доступ	опис
8'h0B	Зарезервовано
8'h0C	кількість SOP	RO	Вказує номер СОП.
8'h0D	кількість EOP	RO	Вказує номер ЕОП
8'h0E	Кількість помилок	RO	Вказує кількість таких помилок: • Втрата смуги руху • Неправильне керуюче слово • Неприпустимий шаблон рамки • Відсутній індикатор SOP або EOP
8'h0F	send_data_mm_clk	RW	Запишіть 1 у біт [0], щоб увімкнути сигнал генератора.
8:10	Помилка перевірки	RO	Вказує на помилку перевірки. (Помилка даних SOP, помилка номера каналу та помилка даних PLD)
8:11	Системне блокування PLL	RO	Біт [0] вказує на індикацію блокування PLL.
8:13	Підрахунок затримки	RO	Вказує кількість затримок.
8:14	кількість TX SOP	RO	Вказує номер SOP, згенерований генератором пакетів.
8:15	кількість TX EOP	RO	Вказує кількість EOP, згенерованих генератором пакетів.
8:16	Безперервний пакет	RO	Запишіть 1 у біт [0], щоб увімкнути безперервний пакет.
8:17	Лічильники TX і RX рівні	RW	Вказує на рівність лічильників TX і RX.
8:23	Увімкнути затримку	WO	Запишіть 1 у біт [0], щоб увімкнути вимірювання затримки.
8:24	Затримка готова	RO	Указує на готовність вимірювання затримки.

Interlaken (2-е покоління) Intel Agilex 7 FPGA IP Design Example Архів посібника користувача

• Щоб отримати останню та попередню версії цього посібника користувача, зверніться до Interlaken (2nd
• покоління) Intel Agilex 7 FPGA IP Design Example Посібник користувача HTML-версія. Виберіть версію та натисніть Завантажити. Якщо IP-адреса або версія програмного забезпечення відсутні в списку, застосовується посібник користувача для попередньої IP-адреси або версії програмного забезпечення.
• Версії IP такі ж, як версії програмного забезпечення Intel Quartus Prime Design Suite до версії 19.1. Починаючи з програмного забезпечення Intel Quartus Prime Design Suite версії 19.2 або новішої, IP-ядра мають нову схему версії IP.

Історія версій документа для Interlaken (2-го покоління) Intel Agilex 7 FPGA IP Design Ex Example Посібник користувача

Версія документа	Версія Intel Quartus Prime	Версія IP	Зміни
2023.06.26	23.2	21.1.1	• Додано підтримку VHDL для синтезу та імітаційної моделі. • Оновлено назву сімейства продуктів на «Intel Agilex 7».
2022.08.03	21.3	20.0.1	Виправлено OPN пристрою для набору розробки Intel Agilex F-Series Transeiver-SoC.
2021.10.04	21.3	20.0.1	• Додано підтримку симулятора QuestaSim. • Вилучено підтримку симулятора NCSim.
2021.02.24	20.4	20.0.1	• Додано інформацію про збереження невикористаного каналу трансивера для PAM4 у розділі: Дизайн апаратного забезпечення Прample Компоненти. • Додано опис сигналу pll_ref_clk[1] у розділі: Сигнали інтерфейсу.
2020.12.14	20.4	20.0.0	• Оновлено сample апаратний тестовий вихід для режиму Interlaken і режиму Interlaken Look-aside у розділі Тестування дизайну апаратного забезпечення Прample. • Оновлена ​​карта реєстру для інтерлакенського дизайну Look-aside, напрample в розділі Реєстрація Карта. • Додано критерії проходження для успішного тестування апаратного забезпечення в розділі Тестування дизайну апаратного забезпечення Прample.
2020.10.16	20.2	19.3.0	Виправлена ​​команда для запуску початкового калібрування адаптації на стороні RX Тестування дизайну апаратного забезпечення Прample розділ.
2020.06.22	20.2	19.3.0	• Дизайн прample доступний для інтерлакенського режиму Look-aside. • Апаратне тестування конструкції напрample доступний для варіацій пристроїв Intel Agilex. • Додано Малюнок: Блок-схема високого рівня для Interlaken (2-го покоління) Design Example. • Оновлено такі розділи: —   Вимоги до обладнання та програмного забезпечення —   Структура каталогу • Змінено наступні цифри, щоб включити оновлення, пов’язане з оглядом на Інтерлакен: —   Малюнок: дизайн апаратного забезпечення Interlaken (2-го покоління) Example Блок-схема високого рівня для варіацій режиму E-tile NRZ —   Малюнок: дизайн апаратного забезпечення Interlaken (2-го покоління) Example Блок-схема високого рівня для варіацій режиму E-tile PAM4 • Оновлено Малюнок: Редактор параметрів IP.
продовження...

Версія документа	Версія Intel Quartus Prime	Версія IP	Зміни
			• Додано інформацію про налаштування частоти в програмі керування годинником у розділі Компіляція та налаштування дизайну Прampу розділі Обладнання. • Додано результати тестового запуску для Interlaken Look-aside у наступних розділах: —   Симуляція дизайну Прample Testbench —   Тестування дизайну апаратного забезпечення Прample • Додано такі нові сигнали Сигнали інтерфейсу розділ: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Додано карту реєстру для інтерлакенського дизайну Look-aside, напрampзайти розділ: Карта реєстрації.
2019.09.30	19.3	19.2.1	Видалено clk100. Mgmt_clk служить еталонним годинником для IO PLL у наступному: •    Малюнок: дизайн апаратного забезпечення Interlaken (2-го покоління) Example Блок-схема високого рівня для варіантів режиму NRZ E-tile. •    Малюнок: дизайн апаратного забезпечення Interlaken (2-го покоління) Example Блок-схема високого рівня для варіацій режиму E-tile PAM4.
2019.07.01	19.2	19.2	Початковий випуск.

Interlaken (2-е покоління) Intel Agilex® 7 FPGA IP Design Example Посібник користувача

Документи / Ресурси

Intel Interlaken 2-го покоління Agilex 7 FPGA IP Design Example [pdfПосібник користувача Interlaken 2-го покоління Agilex 7 FPGA IP Design Example, Interlaken, 2-е покоління Agilex 7 FPGA IP Design Example, FPGA IP Design Example, IP Design Example, Design Example

Список літератури

• Посібник користувача