Intel Interlaken 2a generazione Agilex 7 FPGA IP Design Example

Informazioni sul prodotto

Il core IP FPGA Interlaken (2a generazione) è una caratteristica dell'FPGA Intel Agilex 7. Fornisce un banco di prova di simulazione e una progettazione hardware esample che supporta la compilazione e il test dell'hardware. Il disegno esample è disponibile anche per la funzione Interlaken Look-aside. Il core IP supporta la modalità NRZ e PAM4 per i dispositivi E-tile e genera progetti esample per tutte le combinazioni supportate di numero di corsie e velocità dati.

Requisiti hardware e software
Il core design IP di Interlaken (2a generazione) esampil file richiede il kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F. Per ulteriori informazioni fare riferimento alla Guida per l'utente del kit di sviluppo.

Struttura Directory
L'Interlaken generato (2a generazione) example design include le seguenti directory:

• exampil_design: Contiene il principale files per il design esamplui.
• ilk_uflex: Contiene fileè correlato all'opzione della modalità Look-aside di Interlaken.
• ila_uflex: Contiene files relativo all'opzione della modalità Look-aside di Interlaken (generata solo quando selezionata).

Istruzioni per l'uso del prodotto

Per utilizzare il core design FPGA IP di Interlaken (2a generazione), ad esample, segui questi passaggi:

1. Assicurati di avere il kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F.
2. Compila il disegno esample utilizzando un simulatore.
3. Eseguire la simulazione funzionale per verificare il progetto.
4. Genera il design esample utilizzando l'editor dei parametri.
5. Compila il disegno esample utilizzando Quartus Prime.
6. Eseguire test dell'hardware per convalidare il progetto.

Nota: Nell'editor dei parametri IP è possibile selezionare l'opzione Modalità Look-aside di Interlaken. Se selezionato, aggiuntivo fileverranno generati nella directory "ila_uflex".

Guida rapida

• Il core IP FPGA di Interlaken (2a generazione) fornisce un testbench di simulazione e un design hardware esample che supporta la compilazione e il test dell'hardware.
• Quando generi il design esample, l'editor dei parametri crea automaticamente il file fileÈ necessario simulare, compilare e testare il progetto nell'hardware.
• Il disegno esample è disponibile anche per la funzione Interlaken Look-aside.
• Il banco di prova e il design example supporta la modalità NRZ e PAM4 per i dispositivi E-tile.
• Il core IP FPGA Interlaken (2a generazione) genera un design example per tutte le combinazioni supportate di numero di corsie e velocità dati.

Figura 1. Fasi di sviluppo per il design esample

Il core design IP di Interlaken (2a generazione) esample supporta le seguenti funzionalità:

• Modalità loopback seriale interna da TX a RX
• Genera automaticamente pacchetti di dimensioni fisse
• Funzionalità di base per il controllo dei pacchetti
• Possibilità di utilizzare la console di sistema per reimpostare il progetto a scopo di test ripetuti
• Adattamento PMA

Intel Corporation. Tutti i diritti riservati. Intel, il logo Intel e altri marchi Intel sono marchi di Intel Corporation o delle sue consociate. Intel garantisce le prestazioni dei suoi prodotti FPGA e semiconduttori in base alle specifiche attuali in conformità con la garanzia standard di Intel, ma si riserva il diritto di apportare modifiche a qualsiasi prodotto e servizio in qualsiasi momento senza preavviso. Intel non si assume alcuna responsabilità derivante dall'applicazione o dall'uso di qualsiasi informazione, prodotto o servizio qui descritto, salvo quanto espressamente concordato per iscritto da Intel. Si consiglia ai clienti Intel di ottenere la versione più recente delle specifiche del dispositivo prima di fare affidamento su qualsiasi informazione pubblicata e prima di effettuare ordini per prodotti o servizi. *Altri nomi e marchi possono essere rivendicati come proprietà di altri.

Figura 2. Diagramma a blocchi di alto livello per la progettazione di Interlaken (2a generazione) Esample

Informazioni correlate

• Interlaken (2a generazione) FPGA Guida per l'utente IP
• Interlaken (2a generazione) Intel FPGA IP Note di rilascio

Hardware e software

Requisiti hardware e software
Per testare l'example design, utilizzare il seguente hardware e software:

• Software Intel® Quartus® Prime Pro Edition
• Console di sistema
• Simulatori supportati:
  • Siemens* EDA ModelSim* SE o QuestaSim*
  • Sinossi* VCS*
  • Cadenza* Xcelio*
• Kit di sviluppo SoC ricetrasmettitore Intel Agilex® 7 serie F (AGFB014R24A2E2V)

Informazioni correlate
Guida per l'utente del kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F
Struttura Directory
Il core design IP di Interlaken (2a generazione) esample file le directory contengono quanto segue generato files per il design esamplui.

Figura 3. Struttura della directory dell'Interlaken generato (2a generazione) Esampil design

La configurazione hardware, la simulazione e il test files si trovano inample_installation_dir>/uflex_ilk_0_example_design.
Tabella 1. Interlaken (2a generazione) Progettazione hardware IP Core Example File Descrizioni Queste files sono nelample_installation_dir>/uflex_ilk_0_example_design/ esampdirectory le_design/quartus.

File Nomi	Descrizione
example_design.qpf	Progetto Intel Quartus Prime file.
example_design.qsf	Impostazioni del progetto Intel Quartus Prime file
example_design.sdcjtag_timing_template.sdc	Vincolo di progettazione sinossi file. Puoi copiare e modificare per il tuo design.
sysconsole_testbench.tcl	Principale file per accedere alla console di sistema

Tabella 2. Banco di prova IP Core di Interlaken (2a generazione). File Descrizione
Questo file è nelample_installation_dir>/uflex_ilk_0_example_design/ esampdirectory le_design/rtl.

File Nome	Descrizione
top_tb.sv	Banco di prova di alto livello file.

Tabella 3. Script del testbench IP Core di Interlaken (2a generazione).
Questi files sono nelample_installation_dir>/uflex_ilk_0_example_design/ esampcartella le_design/testbench.

File Nome	Descrizione
vcstest.sh	Lo script VCS per eseguire il testbench.
vlog_pro.do	Lo script ModelSim SE o QuestaSim per eseguire il testbench.
xcelium.sh	Lo script Xcelium per eseguire il testbench.

Progettazione hardware esample Componenti

• L'example design collega i clock di riferimento del sistema e del PLL ei componenti di progettazione richiesti. L'example design configura il core IP in modalità loopback interno e genera pacchetti sull'interfaccia di trasferimento dati utente IP core TX. Il core IP invia questi pacchetti sul percorso di loopback interno attraverso il ricetrasmettitore.
• Dopo che il ricevitore core IP riceve i pacchetti sul percorso di loopback, li elabora
• Interlaken pacchetti e li trasmette sull'interfaccia di trasferimento dati utente RX. L'example design verifica che i pacchetti ricevuti e trasmessi corrispondano.
• L'hardware esample design include PLL esterni. Puoi esaminare il testo in chiaro fileda a view sampcodice le che implementa un possibile metodo per connettere PLL esterni all'IP FPGA di Interlaken (2a generazione).
• Il design hardware di Interlaken (2a generazione) example include i seguenti componenti:
  • Interlaken (2a generazione) FPGA IP
  • Generatore di pacchetti e controllo di pacchetti
  • JTAG controller che comunica con la console di sistema. Si comunica con la logica client tramite la console di sistema.

Figura 4. Interlaken (2a generazione) Progettazione hardware Example Diagramma a blocchi di alto livello per le variazioni della modalità NRZ di E-tile

Il design hardware di Interlaken (2a generazione) example che ha come target variazioni di modalità PAM4 di E-tile richiede un mac_clkin di clock aggiuntivo generato dall'IO PLL. Questo PLL deve utilizzare lo stesso clock di riferimento che guida pll_ref_clk.
Figura 5. Interlaken (2a generazione) Progettazione hardware Example Diagramma a blocchi di alto livello per le variazioni della modalità E-tile PAM4

Per le variazioni della modalità E-tile PAM4, quando si abilita il parametro Preserva canali ricetrasmettitore non utilizzati per PAM4, viene aggiunta un'ulteriore porta dell'orologio di riferimento (pll_ref_clk [1]). Questa porta deve essere pilotata alla stessa frequenza definita nell'editor dei parametri IP (frequenza dell'orologio di riferimento per i canali conservati). La funzione Conserva i canali del ricetrasmettitore inutilizzati per PAM4 è opzionale. Il pin e i relativi vincoli assegnati a questo orologio sono visibili nel QSF quando si seleziona il kit di sviluppo Intel Stratix® 10 o Intel Agilex 7 per la generazione del progetto.
Nota: Per il design esample, il testbench definisce sempre la stessa frequenza per pll_ref_clk[0] e pll_ref_clk[1].
Informazioni correlate
Guida per l'utente del kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F

Generazione del disegno
Figura 6. Procedura

Segui questi passaggi per generare l'hardware esample design e banco di prova:

1. Nel software Intel Quartus Prime Pro Edition, fare clic su File ➤ Creazione guidata nuovo progetto per creare un nuovo progetto Intel Quartus Prime oppure fare clic su File ➤ Apri progetto per aprire un progetto Intel Quartus Prime esistente. La procedura guidata richiede di specificare un dispositivo.
2. Specifica la famiglia di dispositivi Intel Agilex 7 e seleziona il dispositivo per il tuo progetto.
3. Nel catalogo IP, individuare e fare doppio clic su Interlaken (2nd Generation) Intel FPGA IP. Viene visualizzata la finestra Nuova variante IP.
4. Specifica un nome di primo livello per la tua variazione IP personalizzata. L'editor dei parametri salva le impostazioni di variazione IP in un file file di nome .ip.
5. Fare clic su OK. Viene visualizzato l'editor dei parametri.
   Figura 7. Example Scheda Design nell'editor dei parametri IP Intel FPGA di Interlaken (2a generazione).
6. Nella scheda IP, specifica i parametri per la variazione del core IP.
7. Nella scheda Adattamento PMA, specifica i parametri di adattamento PMA se prevedi di utilizzare l'adattamento PMA per le variazioni del tuo dispositivo E-tile. Questo passaggio è facoltativo:
   • Selezionare l'opzione Abilita soft IP caricamento adattamento.
   • Nota: È necessario abilitare l'opzione Abilita Native PHY Debug Master Endpoint (NPDME) nella scheda IP quando l'adattamento PMA è abilitato.
   • Selezionare una preimpostazione di adattamento PMA per il parametro Seleziona adattamento PMA.
   • Fare clic su PMA Adaptation Preload per caricare i parametri di adattamento iniziale e continuo.
   • Specificare il numero di configurazioni PMA da supportare quando sono abilitate più configurazioni PMA utilizzando il parametro Numero di configurazioni PMA.
   • Selezionare quale configurazione PMA caricare o archiviare utilizzando Seleziona una configurazione PMA da caricare o archiviare.
   • Fare clic su Carica adattamento dalla configurazione PMA selezionata per caricare le impostazioni di configurazione PMA selezionate.
   • Per ulteriori informazioni sui parametri di adattamento PMA, fare riferimento a E-tile
     Guida per l'utente PHY del ricetrasmettitore.
8. Sull'esample Design, selezionare l'opzione Simulazione per generare il banco di prova e selezionare l'opzione Sintesi per generare l'hardware exampdesign.
   • Nota: È necessario selezionare almeno una delle opzioni Simulazione o Sintesi per generare l'Esampil design Files.
9. Per Formato HDL generato, selezionare Verilog o VHDL.
10. Per Target Development Kit selezionare l'opzione appropriata.
    • Nota: L'opzione del kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F è disponibile solo quando il progetto specifica il nome del dispositivo Intel Agilex 7 che inizia con AGFA012 o AGFA014. Quando si seleziona l'opzione Kit di sviluppo, le assegnazioni dei pin vengono impostate in base al numero di parte del dispositivo Kit di sviluppo Intel Agilex 7 AGFB014R24A2E2V e potrebbero differire dal dispositivo selezionato. Se intendi testare il progetto sull'hardware su un PCB diverso, seleziona l'opzione Nessuna ed effettua le assegnazioni dei pin appropriate nel file .qsf file.
11. Fare clic su Genera esample Design. Il Select ExampViene visualizzata la finestra Design Directory.
12. Se vuoi modificare il design esamppercorso o nome della directory del file dai valori predefiniti visualizzati (uflex_ilk_0_example_design), passare al nuovo percorso e digitare il nuovo design exampnome della directory.
13. Fare clic su OK.

Informazioni correlate

• Guida per l'utente del kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F
• Guida per l'utente PHY del ricetrasmettitore E-tile

Simulare il progetto esampil banco di prova
Fare riferimento a Interlaken (2nd Generation) Hardware Design Example Blocco di alto livello per E-tile NRZ Mode Variations e Interlaken (2nd Generation) Hardware Design Example High Level Block for E-tile PAM4 Mode Variations diagrammi a blocchi del banco di prova di simulazione.
Figura 8. Procedura

Segui questi passaggi per simulare il banco di prova:

1. Al prompt dei comandi, passa alla directory di simulazione del banco di prova. La directory èample_dir_installazione>/example_design/ testbench per dispositivi Intel Agilex 7.
2. Esegui lo script di simulazione per il simulatore supportato di tua scelta. Lo script compila ed esegue il banco di prova nel simulatore. Lo script dovrebbe verificare che i conteggi SOP ed EOP corrispondano al termine della simulazione. Fare riferimento alla tabella Passaggi per eseguire la simulazione.

Tabella 4. Passaggi per eseguire la simulazione

Simulatore	Istruzioni
ModelSim SE o QuestaSim	Nella riga di comando, digita -do vlog_pro.do Se preferisci simulare senza aprire la GUI ModelSim, digita vsim -c -do vlog_pro.do
VCS	Nella riga di comando, digita sh vcstest.sh
Xcelio	Nella riga di comando, digita sh xcelium.sh

Analizzare i risultati. Una simulazione riuscita invia e riceve pacchetti e visualizza "Test SUPERATO".
Il banco di prova per la progettazione esample completa le seguenti attività:

• Crea un'istanza dell'IP FPGA Intel di Interlaken (2a generazione).
• Stampa lo stato PHY.
• Controlla la sincronizzazione del metaframe (SYNC_LOCK) e i limiti di parola (blocco) (WORD_LOCK).
• Attende che le singole corsie vengano bloccate e allineate.
• Inizia a trasmettere i pacchetti.
• Controlla le statistiche sui pacchetti:
  • Errori CRC24
  • Procedure operative standard
  • EOP

I seguenti sampl'output illustra un test di simulazione eseguito con successo in modalità Interlaken:

Nota: Il design di Interlaken exampil banco di prova di simulazione invia 100 pacchetti e riceve 100 pacchetti. I seguentiampl'output illustra un test di simulazione eseguito con successo in modalità Interlaken Look-aside:

Nota: Il numero di pacchetti (SOP e EOP) varia per corsia nel design Interlaken Lookaside example simulazione sampl'uscita.
Informazioni correlate
Progettazione hardware esample Componenti a pagina 6

Compilazione e configurazione del progetto esample in Hardware
Figura 9. Procedura

Per compilare ed eseguire un test dimostrativo sull'hardware esample design, segui questi passaggi:

1. Garantire hardware esampla generazione del design è completa.
2. Nel software Intel Quartus Prime Pro Edition, apri il progetto Intel Quartus Primeample_dir_installazione>/example_design/quartus/ esample_design.qpf>.
3. Nel menu Elaborazione, fare clic su Avvia compilazione.
4. Dopo la corretta compilazione, un file .sof file è disponibile nella directory specificata. Seguire questi passaggi per programmare l'hardware, ad esampdesign del file sul dispositivo Intel Agilex 7:
   • UN. Collegare il kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F al computer host.
   • b. Avvia l'applicazione Clock Control, che fa parte del kit di sviluppo, e imposta nuove frequenze per il design esample. Di seguito è riportata l'impostazione della frequenza nell'applicazione Controllo orologio:
   • • Si5338 (U37), CLK1-100 MHz
   • • Si5338 (U36), CLK2-153.6 MHz
   • • Si549 (Y2), OUT: impostare sul valore di pll_ref_clk(1) in base ai requisiti di progettazione.
   • c. Nel menu Strumenti, fare clic su Programmatore.
   • d. Nel programmatore, fare clic su Configurazione hardware.
   • e. Seleziona un dispositivo di programmazione.
   • F. Seleziona e aggiungi il kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F a cui è possibile connettere la sessione Intel Quartus Prime.
   • g. Assicurarsi che Mode sia impostato su JTAG.
   • H. Selezionare il dispositivo Intel Agilex 7 e fare clic su Aggiungi dispositivo. Il Programmatore visualizza uno schema a blocchi delle connessioni tra i dispositivi della scheda.
   • io. Nella riga con il tuo .sof, seleziona la casella per il .sof.
   • j. Selezionare la casella nella colonna Programma/Configura.
   • K. Fare clic su Avvia.

Informazioni correlate

• Programmazione dei dispositivi Intel FPGA a pagina 0
• Analisi e debugging dei progetti con la console di sistema
• Guida per l'utente del kit di sviluppo SoC ricetrasmettitore Intel Agilex 7 serie F

Testare la progettazione dell'hardware esample
Dopo aver compilato il progetto del core IP Intel FPGA di Interlaken (2a generazione) esample e configurare il dispositivo, è possibile utilizzare la console di sistema per programmare il core IP e i relativi registri core IP PHY nativi incorporati.

Segui questi passaggi per visualizzare la console di sistema e testare la progettazione dell'hardware, ad esampon:

1. Nel software Intel Quartus Prime Pro Edition, nel menu Strumenti, fare clic su Strumenti di debug del sistema ➤ Console di sistema.
2. Cambia alample_installation_dir>esampdirectory le_design/hwtest.
3. Per aprire una connessione con JTAG master, digita il seguente comando: source sysconsole_testbench.tcl
4. È possibile attivare la modalità loopback seriale interna con il seguente design esampi comandi:
   • un. stat: stampa le informazioni generali sullo stato.
   • b. sys_reset: reimposta il sistema.
   • c. loop_on: attiva il loopback seriale interno.
   • D. run_example_design: esegue il design examplui.
   • Nota: È necessario eseguire il comando loop_on prima di run_exampcomando le_design. Il run_example_design esegue i seguenti comandi in sequenza: sys_reset->stat->gen_on->stat->gen_off.
   • Nota: Quando si seleziona l'opzione Abilita IP soft caricamento adattamento, il file run_exampIl comando le_design esegue la calibrazione dell'adattamento iniziale sul lato RX eseguendo il comando run_load_PMA_configuration.
5. È possibile disattivare la modalità loopback seriale interna con il seguente design esampcomando:
   • un. loop_off: disattiva il loopback seriale interno.
6. È possibile programmare il core IP con il seguente design aggiuntivo esampi comandi:
   • un. gen_on: abilita il generatore di pacchetti.
   • b. gen_off: disabilita il generatore di pacchetti.
   • c. run_test_loop: esegue il test per tempi per le varianti E-tile NRZ e PAM4.
   • d. clear_err: cancella tutti i bit di errore persistenti.
   • e. set_test_mode : imposta l'esecuzione del test in una modalità specifica.
   • f. get_test_mode: stampa la modalità di test corrente.
   • g. set_burst_size : Imposta la dimensione del burst in byte.
   • h. get_burst_size: stampa le informazioni sulla dimensione del burst.

Il test riuscito stampa il messaggio HW_TEST:PASS. Di seguito sono riportati i criteri di superamento per un'esecuzione di prova:

• Nessun errore per CRC32, CRC24 e checker.
• Le SOP e le EOP trasmesse devono corrispondere a quelle ricevute.

I seguenti sampl'output illustra un'esecuzione di test riuscita in modalità Interlaken:

Il test riuscito stampa il messaggio HW_TEST : PASS. Di seguito sono riportati i criteri di superamento per un'esecuzione di prova:

• Nessun errore per CRC32, CRC24 e checker.
• Le SOP e le EOP trasmesse devono corrispondere a quelle ricevute.

I seguenti sampl'output illustra un'esecuzione di test riuscita in modalità Interlaken Lookaside:

Design esample Descrizione

Il disegno esample dimostra le funzionalità del core IP di Interlaken.

Informazioni correlate
Interlaken (2a generazione) FPGA Guida per l'utente IP

Design esample Comportamento
Per testare il progetto nell'hardware, digita i seguenti comandi nella console di sistema:

1. Origine l'installazione file:
   • % fonteample>uflex_ilk_0_example_design/esample_design/hwtest/sysconsole_testbench.tcl
2. Esegui il test:
   • % esegui_esample_design
3. Il design hardware di Interlaken (2a generazione) example completa i seguenti passaggi:
   • un. Reimposta l'IP di Interlaken (2a generazione).
   • b. Configura l'IP di Interlaken (2a generazione) in modalità loopback interno.
   • c. Invia un flusso di pacchetti Interlaken con dati predefiniti nel payload all'interfaccia di trasferimento dati utente TX del core IP.
   • d. Controlla i pacchetti ricevuti e segnala lo stato. Il verificatore di pacchetti incluso nella progettazione dell'hardware esample fornisce le seguenti funzionalità di base per il controllo dei pacchetti:
     • Verifica che la sequenza dei pacchetti trasmessi sia corretta.
     • Controlla che i dati ricevuti corrispondano ai valori attesi assicurando che i conteggi di inizio pacchetto (SOP) e di fine pacchetto (EOP) siano allineati mentre i dati vengono trasmessi e ricevuti.

Segnali di interfaccia
Tabella 5. Design esample Segnali di interfaccia

Nome della porta	Direzione	Larghezza (bit)	Descrizione
mgmt_clk	Ingresso	1	Ingresso orologio di sistema. La frequenza di clock deve essere di 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Ingresso	1/2	Orologio di riferimento del ricetrasmettitore. Aziona il PLL CDR RX.
continua…

Nome della porta	Direzione	Larghezza (bit)	Descrizione
			pll_ref_clk[1] è disponibile solo quando lo abiliti Conservare inutilizzato Nota: canali del ricetrasmettitore per PAM4 parametro in modalità E-tile PAM4 variazioni IP.
pin_rx	Ingresso	Numero di corsie	Pin dati ricevitore SERDES.
pin_tx	Produzione	Numero di corsie	Trasmetti pin dati SERDES.
rx_pin_n	Ingresso	Numero di corsie	Pin dati ricevitore SERDES. Questo segnale è disponibile solo nelle varianti del dispositivo in modalità E-tile PAM4.
tx_pin_n	Produzione	Numero di corsie	Trasmetti pin dati SERDES. Questo segnale è disponibile solo nelle varianti del dispositivo in modalità E-tile PAM4.
mac_clk_pll_ref	Ingresso	1	Questo segnale deve essere pilotato da un PLL e deve utilizzare la stessa sorgente di clock che pilota pll_ref_clk. Questo segnale è disponibile solo nelle varianti del dispositivo in modalità E-tile PAM4.
usr_pb_reset_n	Ingresso	1	Ripristino del sistema.

Informazioni correlate
Segnali di interfaccia

Registrati Mappa
Nota: • Progettazione esampl'indirizzo del registro inizia con 0x20** mentre l'indirizzo del registro principale IP di Interlaken inizia con 0x10**.

• Codice di accesso: RO—Sola lettura e RW—Lettura/Scrittura.
• La console di sistema legge il design esample registra e segnala lo stato del test sullo schermo.

Tabella 6. Design esample Registrati Mappa per Interlaken Design Example

Offset	Nome	Accesso	Descrizione
8:00	Prenotato
8:01	Prenotato
8:02	Ripristino del PLL di sistema	RO	I seguenti bit indicano la richiesta di ripristino del PLL del sistema e il valore di abilitazione: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	Corsia RX allineata	RO	Indica l'allineamento della corsia RX.
8:04	PAROLA bloccata	RO	[NUM_LANES–1:0] – Identificazione dei limiti delle parole (blocco).
continua…

Quando si abilita Conserva i canali del ricetrasmettitore inutilizzati per il parametro PAM4, viene aggiunta un'ulteriore porta del clock di riferimento per preservare il canale slave PAM4 inutilizzato.

Offset	Nome	Accesso	Descrizione
8:05	Sincronizzazione bloccata	RO	[NUM_LANES–1:0] – Sincronizzazione metaframe.
8'h06 – 8'h09	Conteggio errori CRC32	RO	Indica il conteggio degli errori CRC32.
8'h0A	Conteggio errori CRC24	RO	Indica il conteggio degli errori CRC24.
8'h0B	Segnale di overflow/underflow	RO	I seguenti bit indicano: • Bit [3] – Segnale di underflow TX • Bit [2] – Segnale di overflow TX • Bit [1] – Segnale di overflow RX
8'h0C	Conteggio SOP	RO	Indica il numero di SOP.
8'h0D	Conteggio EOP	RO	Indica il numero di EOP
8'h0E	Conteggio errori	RO	Indica il numero dei seguenti errori: • Perdita dell'allineamento della corsia • Parola di controllo illegale • Schema di inquadratura illegale • Indicatore SOP o EOP mancante
8'h0F	send_data_mm_clk	RW	Scrivere 1 nel bit [0] per abilitare il segnale del generatore.
8:10	Errore di controllo		Indica l'errore del controllore. (Errore dati SOP, errore numero canale ed errore dati PLD)
8:11	Blocco PLL di sistema	RO	Il bit [0] indica l'indicazione di blocco PLL.
8:14	Conteggio SOP TX	RO	Indica il numero di SOP generati dal generatore di pacchetti.
8:15	Conteggio EOP TX	RO	Indica il numero di EOP generati dal generatore di pacchetti.
8:16	Pacchetto continuo	RW	Scrivere 1 nel bit [0] per abilitare il pacchetto continuo.
8:39	Conteggio errori ECC	RO	Indica il numero di errori ECC.
8:40	Conteggio degli errori corretto da ECC	RO	Indica il numero di errori ECC corretti.

Design esample Registrati Mappa per Interlaken Look-aside Design Example
Usa questa mappa di registro quando generi il disegno esample con il parametro Abilita modalità look-aside di Interlaken attivato.

Offset	Nome	Accesso	Descrizione
8:00	Prenotato
8:01	Ripristino del contatore	RO	Scrivere 1 nel bit [0] per cancellare il bit uguale del contatore TX e RX.
8:02	Ripristino del PLL di sistema	RO	I seguenti bit indicano la richiesta di ripristino del PLL del sistema e il valore di abilitazione: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	Corsia RX allineata	RO	Indica l'allineamento della corsia RX.
8:04	PAROLA bloccata	RO	[NUM_LANES–1:0] – Identificazione dei limiti delle parole (blocco).
8:05	Sincronizzazione bloccata	RO	[NUM_LANES–1:0] – Sincronizzazione metaframe.
8'h06 – 8'h09	Conteggio errori CRC32	RO	Indica il conteggio degli errori CRC32.
8'h0A	Conteggio errori CRC24	RO	Indica il conteggio degli errori CRC24.
continua…

Offset	Nome	Accesso	Descrizione
8'h0B	Prenotato
8'h0C	Conteggio SOP	RO	Indica il numero di SOP.
8'h0D	Conteggio EOP	RO	Indica il numero di EOP
8'h0E	Conteggio errori	RO	Indica il numero dei seguenti errori: • Perdita dell'allineamento della corsia • Parola di controllo illegale • Schema di inquadratura illegale • Indicatore SOP o EOP mancante
8'h0F	send_data_mm_clk	RW	Scrivere 1 nel bit [0] per abilitare il segnale del generatore.
8:10	Errore di controllo	RO	Indica l'errore del controllore. (Errore dati SOP, errore numero canale ed errore dati PLD)
8:11	Blocco PLL di sistema	RO	Il bit [0] indica l'indicazione di blocco PLL.
8:13	Conteggio della latenza	RO	Indica il numero di latenza.
8:14	Conteggio SOP TX	RO	Indica il numero di SOP generati dal generatore di pacchetti.
8:15	Conteggio EOP TX	RO	Indica il numero di EOP generati dal generatore di pacchetti.
8:16	Pacchetto continuo	RO	Scrivere 1 nel bit [0] per abilitare il pacchetto continuo.
8:17	Contatori TX e RX uguali	RW	Indica che i contatori TX e RX sono uguali.
8:23	Abilita la latenza	WO	Scrivere 1 nel bit [0] per abilitare la misurazione della latenza.
8:24	Latenza pronta	RO	Indica che la misurazione della latenza è pronta.

Interlaken (2a generazione) Intel Agilex 7 FPGA IP Design Example Guida per l'utente Archivi

• Per le versioni più recenti e precedenti di questa guida per l'utente, fare riferimento al manuale Interlaken (2nd
• generazione) Intel Agilex 7 FPGA IP Design Example Guida per l'utente versione HTML. Seleziona la versione e fai clic su Download. Se una versione dell'IP o del software non è elencata, si applica la guida per l'utente dell'IP o della versione del software precedente.
• Le versioni IP sono le stesse delle versioni del software Intel Quartus Prime Design Suite fino alla v19.1. A partire dalla versione 19.2 o successiva del software Intel Quartus Prime Design Suite, i core IP hanno un nuovo schema di controllo delle versioni IP.

Cronologia delle revisioni del documento per Interlaken (2a generazione) Intel Agilex 7 FPGA IP Design Example Guida per l'utente

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
2023.06.26	23.2	21.1.1	• Aggiunto supporto VHDL per il modello di sintesi e simulazione. • Nome della famiglia di prodotti aggiornato in "Intel Agilex 7".
2022.08.03	21.3	20.0.1	Corretto l'OPN del dispositivo per il kit di sviluppo Intel Agilex F-Series Transceiver-SoC.
2021.10.04	21.3	20.0.1	• Aggiunto il supporto per il simulatore QuestaSim. • Rimosso il supporto per il simulatore NCSim.
2021.02.24	20.4	20.0.1	• Aggiunte informazioni sulla conservazione del canale del ricetrasmettitore inutilizzato per PAM4 nella sezione: Progettazione hardware esample Componenti. • Aggiunta la descrizione del segnale pll_ref_clk[1] nella sezione: Segnali di interfaccia.
2020.12.14	20.4	20.0.0	• Aggiornate le sample output del test hardware per la modalità Interlaken e la modalità Interlaken Look-aside nella sezione Testare la progettazione dell'hardware esample. • Mappa dei registri aggiornata per il design Interlaken Look-aside esample nella sezione Registrati Mappa. • Aggiunto un criterio di superamento per un test hardware riuscito nella sezione Testare la progettazione dell'hardware esample.
2020.10.16	20.2	19.3.0	Corretto il comando per eseguire la calibrazione di adattamento iniziale sul lato RX Testare la progettazione dell'hardware esample sezione.
2020.06.22	20.2	19.3.0	• Il disegno esample è disponibile per la modalità Lookaside di Interlaken. • Test hardware del progetto esample è disponibile per le varianti del dispositivo Intel Agilex. • Aggiunto Figura: diagramma a blocchi di alto livello per la progettazione di Interlaken (2a generazione) Esample. • Aggiornate le seguenti sezioni: —   Requisiti hardware e software —   Struttura Directory • Modificate le seguenti figure per includere l'aggiornamento relativo a Interlaken Look-aside: —   Figura: progettazione hardware Interlaken (2a generazione), esample Diagramma a blocchi di alto livello per le variazioni della modalità E-tile NRZ —   Figura: progettazione hardware Interlaken (2a generazione), esample Diagramma a blocchi di alto livello per le variazioni della modalità E-tile PAM4 • Aggiornato Figura: Editor dei parametri IP.
continua…

Versione del documento	Versione Intel Quartus Prime	Versione IP	Cambiamenti
			• Aggiunte informazioni sulle impostazioni della frequenza nell'applicazione di controllo dell'orologio nella sezione Compilazione e configurazione del progetto esample in Hardware. • Aggiunti risultati di prova per Interlaken Look-aside nelle seguenti sezioni: —   Simulare il progetto esampil banco di prova —   Testare la progettazione dell'hardware esample • Aggiunti i seguenti nuovi segnali Segnali di interfaccia sezione: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Aggiunta la mappa dei registri per il design Interlaken Look-aside esampentrare sezione: Registrati Mappa.
2019.09.30	19.3	19.2.1	Rimosso clk100. Il mgmt_clk funge da clock di riferimento per l'IO PLL nei seguenti casi: •    Figura: progettazione hardware Interlaken (2a generazione), esample Diagramma a blocchi di alto livello per le variazioni della modalità NRZ di E-tile. •    Figura: progettazione hardware Interlaken (2a generazione), esample Diagramma a blocchi di alto livello per le variazioni della modalità E-tile PAM4.
2019.07.01	19.2	19.2	Versione iniziale.

Interlaken (2a generazione) Intel Agilex® 7 FPGA IP Design Example Guida per l'utente

Documenti / Risorse

Intel Interlaken 2a generazione Agilex 7 FPGA IP Design Example [pdf] Guida utente Interlaken 2a generazione Agilex 7 FPGA IP Design Example, Interlaken, 2a generazione Agilex 7 FPGA IP Design Example, FPGA IP Design esample, IP Design Esample, Design Esample

Riferimenti

• Manuale d'uso