Intel Interlaken 2. belaunaldiko Agilex 7 FPGA IP Diseinu Adibample

Produktuaren informazioa

Interlaken (2. belaunaldia) FPGA IP nukleoa Intel Agilex 7 FPGAren ezaugarri bat da. Simulazio proba-banku bat eta hardware-diseinu bat eskaintzen ditu adibidezampkonpilazioa eta hardware probak onartzen dituen le. Diseinua adibidezample Interlaken Look-aside funtziorako ere eskuragarri dago. IP nukleoak NRZ eta PAM4 moduak onartzen ditu E-tile gailuetarako eta diseinua sortzen du adibidezamperrei-kopuruaren eta datu-tasa-konbinazio guztietarako fitxategiak.

Hardware eta software eskakizunak
Interlaken (2. belaunaldia) IP core diseinua adibidezample-ek Intel Agilex 7 F-Series Transceiver-SoC Garapen Kita behar du. Mesedez, begiratu garapen-kitaren Erabiltzailearen Gidari informazio gehiago lortzeko.

Direktorioaren Egitura
Sortutako Interlaken (2. Belaunaldia) adibidezampdiseinuak honako direktorio hauek ditu:

• example_design: Nagusia dauka files diseinurako adibidezample.
• ilk_uflex: Dauka fileInterlaken Look-aside modu aukerarekin erlazionatuta dago.
• ila_uflex: Dauka fileInterlaken Look-aside moduaren aukerarekin erlazionatutakoak (hautatzean soilik sortzen dira).

Produktuak erabiltzeko jarraibideak

Interlaken (2. belaunaldia) FPGA IP core diseinua erabiltzeko adibidezample, jarraitu urrats hauek:

1. Ziurtatu Intel Agilex 7 F-Series Transceiver-SoC Garapen Kita duzula.
2. Konpilatu diseinua adibidezample simulagailu bat erabiliz.
3. Diseinua egiaztatzeko simulazio funtzionala egitea.
4. Sortu diseinua adibidezample parametro editorea erabiliz.
5. Konpilatu diseinua adibidezample Quartus Prime erabiliz.
6. Egin hardware probak diseinua balioztatzeko.

Oharra: Interlaken Look-aside modua aukera eskuragarri dago IP parametroen editorean aukeratzeko. Hautatzen bada, gehigarria files “ila_uflex” direktorioan sortuko da.

Hasierako gida azkarra

• Interlaken (2. Belaunaldia) FPGA IP nukleoak simulazio proba-bankua eta hardware-diseinua eskaintzen ditu adibidezampkonpilazioa eta hardware probak onartzen dituen le.
• Diseinua sortzen duzunean adibidezample, parametro editoreak automatikoki sortzen du filebeharrezkoa da diseinua hardwarean simulatu, konpilatu eta probatzeko.
• Diseinua adibidezample Interlaken Look-aside funtziorako ere eskuragarri dago.
• Proba-bankua eta diseinua adibidezample NRZ eta PAM4 moduak onartzen ditu E-tile gailuetarako.
• Interlaken (2. belaunaldia) FPGA IP nukleoak diseinua sortzen du adibidezamperrei-kopuruaren eta datu-tasa-konbinazio guztietarako fitxategiak.

1. irudia. Diseinurako Garapen Urratsak Adibample

Interlaken (2. belaunaldia) IP core diseinua adibidezample ezaugarri hauek onartzen ditu:

• Barneko TXtik RX serieko loopback modua
• Tamaina finkoko paketeak automatikoki sortzen ditu
• Oinarrizko paketeak egiaztatzeko gaitasunak
• Sistemaren kontsola erabiltzeko gaitasuna diseinua berrezartzeko, berriro probatzeko helburuarekin
• PMA egokitzapena

Intel Corporation. Eskubide guztiak erreserbatuak. Intel, Intel logotipoa eta beste Intel marka Intel Corporation edo bere filialen marka komertzialak dira. Intel-ek bere FPGA eta erdieroaleen produktuen errendimendua bermatzen du uneko zehaztapenekin, Intel-en berme estandarraren arabera, baina edozein unetan edozein produktu eta zerbitzutan aldaketak egiteko eskubidea gordetzen du jakinarazi gabe. Intel-ek ez du bere gain hartzen hemen deskribatutako edozein informazio, produktu edo zerbitzuren aplikazio edo erabileratik eratorritako erantzukizunik edo erantzukizunik, Intel-ek idatziz berariaz hitzartutakoa izan ezik. Intel-eko bezeroei gomendatzen zaie gailuaren zehaztapenen azken bertsioa eskuratzea argitaratutako edozein informaziotan oinarritu aurretik eta produktu edo zerbitzuen eskaerak egin aurretik. *Beste izen eta markak beste batzuen jabetza direla erreklamatu daitezke.

2. irudia. Interlaken (2. Belaunaldia) Diseinurako Goi-mailako Bloke Diagrama Adibample

Lotutako informazioa

• Interlaken (2. belaunaldia) FPGA IP Erabiltzailearen Gida
• Interlaken (2. belaunaldia) Intel FPGA IP bertsioaren oharrak

Hardwarea eta Softwarea

Hardware eta software eskakizunak
Adibampdiseinua, erabili hardware eta software hauek:

• Intel® Quartus® Prime Pro Edition softwarea
• Sistemaren kontsola
• Onartutako simulagailuak:
  • Siemens* EDA ModelSim* SE edo QuestaSim*
  • Sinopsia* VCS*
  • Kadentzia* Xcelium*
• Intel Agilex® 7 F-Series Transceiver-SoC garapen kit (AGFB014R24A2E2V)

Lotutako informazioa
Intel Agilex 7 F-Series Transceiver-SoC garapen kitaren erabiltzailearen gida
Direktorioaren Egitura
Interlaken (2. belaunaldia) IP core diseinua adibidezample file direktorioek sortutako hauek dituzte files diseinurako adibidezample.

3. irudia. Sortutako Interlaken direktorio-egitura (2. belaunaldia) Adibample Diseinua

Hardwarearen konfigurazioa, simulazioa eta proba files kokatuta daudeample_installation_dir>/uflex_ilk_0_example_design.
1. taula. Interlaken (2. belaunaldia) IP Core Hardware Diseinua Adibample File Deskribapenak Hauek files daudeample_installation_dir>/uflex_ilk_0_example_design/ adibample_design/quartus direktorioa.

File Izenak	Deskribapena
example_design.qpf	Intel Quartus Prime proiektua file.
example_design.qsf	Intel Quartus Prime proiektuaren ezarpenak file
example_design.sdc jtag_timing_template.sdc	Synopsys Diseinu-murriztapena file. Zure diseinurako kopiatu eta alda dezakezu.
sysconsole_testbench.tcl	Nagusia file Sistemaren kontsolara sartzeko

2. taula. Interlaken (2. belaunaldia) IP Core Testbench File Deskribapena
Hau file barruan dagoample_installation_dir>/uflex_ilk_0_example_design/ adibample_design/rtl direktorioa.

File Izena	Deskribapena
goiko_tb.sv	Maila goreneko proba-bankua file.

3. taula. Interlaken (2. belaunaldia) IP Core Testbench Scripts
Hauek files daudeample_installation_dir>/uflex_ilk_0_example_design/ adibample_design/testbench direktorioa.

File Izena	Deskribapena
vcstest.sh	Testbench exekutatzeko VCS scripta.
vlog_pro.do	ModelSim SE edo QuestaSim script-a testbench exekutatzeko.
xcelium.sh	Testbench exekutatzeko Xcelium scripta.

Hardwarearen diseinua Adibample Osagaiak

• Adibample design sistema eta PLL erreferentziako erlojuak eta beharrezko diseinu osagaiak lotzen ditu. Adibample design-ek IP nukleoa barneko loopback moduan konfiguratzen du eta paketeak sortzen ditu IP core TX erabiltzaileen datuak transferitzeko interfazean. IP nukleoak pakete hauek barneko loopback bidetik bidaltzen ditu transceptor bidez.
• IP core hartzaileak loopback bidean paketeak jaso ondoren, prozesatzen du
• Interlaken-ek paketeak transmititzen ditu eta RX erabiltzailearen datuak transferitzeko interfazean transmititzen ditu. Adibample design-ek jasotako eta transmititutako paketeak bat datozela egiaztatzen du.
• Hardwarea adibidezample diseinuak kanpoko PLLak barne hartzen ditu. Testu argia aztertu dezakezu files to view sampkanpoko PLLak Interlaken (2. belaunaldia) FPGA IPra konektatzeko metodo posible bat ezartzen duen kodea.
• Interlaken (2. belaunaldia) hardwarearen diseinua adibidezample-ek osagai hauek ditu:
  • Interlaken (2. belaunaldia) FPGA IP
  • Pakete Sortzailea eta Pakete Egiaztatzailea
  • JTAG Sistemaren kontsolarekin komunikatzen den kontrolagailua. Sistemaren kontsolaren bidez bezeroaren logikarekin komunikatzen zara.

4. irudia. Interlaken (2. Belaunaldia) Hardware Diseinua Adibample Goi Mailako Bloke Diagrama E-tile NRZ Moduaren aldaeretarako

Interlaken (2. belaunaldia) hardwarearen diseinua adibidezampE-tile PAM4 moduaren aldakuntzak helburu dituen leteak IO PLLk sortzen duen mac_clkin erloju gehigarri bat behar du. PLL honek pll_ref_clk gidatzen duen erreferentzia-erloju bera erabili behar du.
5. irudia. Interlaken (2. Belaunaldia) Hardware Diseinua Adibample Goi Mailako Bloke Diagrama E-tile PAM4 Moduaren aldaeretarako

E-tile PAM4 moduaren aldaketetarako, PAM4rako erabili gabeko kanalak gordetzeko parametroa gaitzen duzunean, erreferentziako erloju ataka gehigarri bat gehitzen da (pll_ref_clk [1]). Ataka hau IP parametroen editorean definitutako maiztasun berean gidatu behar da (Kontserbatutako kanaletarako erreferentziazko erlojuaren maiztasuna). PAM4rako erabili gabeko kanalak gordetzea aukerakoa da. Erloju honi esleitutako pina eta erlazionatutako mugak QSFn ikusgai daude diseinua sortzeko Intel Stratix® 10 edo Intel Agilex 7 garapen kit hautatzen duzunean.
Oharra: Diseinurako adibidezampsimulazioan, testbench-ek maiztasun bera definitzen du beti pll_ref_clk[0] eta pll_ref_clk[1].
Lotutako informazioa
Intel Agilex 7 F-Series Transceiver-SoC garapen kitaren erabiltzailearen gida

Diseinua sortzea
6. irudia. Prozedura

Jarraitu urrats hauek hardwarea sortzeko adibidezampdiseinua eta proba-bankua:

1. Intel Quartus Prime Pro Edition softwarean, egin klik File ➤ Proiektu berriaren morroia Intel Quartus Prime proiektu berri bat sortzeko, edo egin klik File ➤ Ireki proiektua lehendik dagoen Intel Quartus Prime proiektu bat irekitzeko. Morroiak gailu bat zehazteko eskatzen dizu.
2. Zehaztu Intel Agilex 7 gailu familia eta hautatu gailua zure diseinurako.
3. IP Katalogoan, kokatu eta egin klik bikoitza Interlaken (2. belaunaldia) Intel FPGA IP. IP aldaera berria leihoa agertzen da.
4. Zehaztu goi-mailako izena zure IP aldakuntza pertsonalizaturako. Parametroen editoreak IP aldaketen ezarpenak gordetzen ditu a file izendatua .ip.
5. Sakatu Ados. Parametroen editorea agertzen da.
   7. irudia. Example Diseinu fitxa Interlaken (2. belaunaldia) Intel FPGA IP parametro editorean
6. IP fitxan, zehaztu zure IP core aldakuntzaren parametroak.
7. PMA egokitzapena fitxan, zehaztu PMA egokitzapen parametroak zure E-tile gailuaren aldaketetarako PMA egokitzapena erabiltzeko asmoa baduzu. Urrats hau aukerakoa da:
   • Hautatu Gaitu egokitzapen-karga IP bigunaren aukera.
   • Oharra: PMA egokitzapena gaituta dagoenean Gaitu PHY Native Debug Master Endpoint (NPDME) aukera gaitu behar duzu IP fitxan.
   • Hautatu PMA egokitzapen-aukera bat PMA egokitzapenerako. Hautatu parametroa.
   • Sakatu PMA Adaptation Preload hasierako eta etengabeko egokitzapen-parametroak kargatzeko.
   • Zehaztu PMA konfigurazio anitz gaituta daudenean onartu beharreko PMA konfigurazio kopurua PMA konfigurazio-parametroa erabiliz.
   • Hautatu zein PMA konfigurazio kargatu edo gorde nahi duzun erabiliz Hautatu kargatu edo gordetzeko PMA konfigurazio bat.
   • Sakatu Kargatu egokitzapena hautatutako PMA konfiguraziotik hautatutako PMA konfigurazio ezarpenak kargatzeko.
   • PMA egokitzapen parametroei buruzko informazio gehiago lortzeko, jo E-laila
     Transceiver PHY erabiltzailearen gida.
8. Adibample Diseinua fitxan, hautatu Simulazioa aukera testbench-a sortzeko, eta hautatu Sintesia aukera hardware ex sortzeko.ampdiseinua.
   • Oharra: Simulazioa edo Sintesi aukeretako bat gutxienez hautatu behar duzu Example Diseinua Files.
9. Sortutako HDL formatuan, hautatu Verilog edo VHDL.
10. Helburuak garatzeko kit-erako, hautatu aukera egokia.
    • Oharra: Intel Agilex 7 F-Series Transceiver SoC Development Kit aukera zure proiektuak Intel Agilex 7 gailuaren izena AGFA012 edo AGFA014-tik hasita zehazten duenean bakarrik dago eskuragarri. Garapen Kit aukera hautatzen duzunean, pin esleipenak Intel Agilex 7 Development Kit AGFB014R24A2E2V gailuaren zati-zenbakiaren arabera ezartzen dira eta baliteke zure gailutik desberdinak izatea. Diseinua hardwarean beste PCB batean probatu nahi baduzu, hautatu Bat ere ez aukera eta egin pin-esleipen egokiak .qsf-en. file.
11. Egin klik Sortu Adiample Diseinua. Hautatu Adibample Design Directory leihoa agertzen da.
12. Diseinua aldatu nahi baduzu adibidezampfitxategiaren direktorioaren bide edo izena bistaratuko diren lehenespenetatik (uflex_ilk_0_example_design), arakatu bide berrira eta idatzi diseinu berria adibidezampfitxategiaren direktorioa izena.
13. Sakatu Ados.

Lotutako informazioa

• Intel Agilex 7 F-Series Transceiver-SoC garapen kitaren erabiltzailearen gida
• E-tile Transceiver PHY Erabiltzailearen Gida

Diseinua simulatuz Adibample Testbench
Ikus Interlaken (2. belaunaldia) Hardware Diseinua Adibample Goi Mailako Blokea E-tile NRZ Moduaren Aldaerak eta Interlaken (2. Belaunaldia) Hardware Diseinua Example High Level Block for E-tile PAM4 Mode Variations simulazio proba-bankuaren bloke-diagramak.
8. irudia. Prozedura

Jarraitu urrats hauek proba-bankua simulatzeko:

1. Komando-gonbitan, aldatu testbench simulazio direktoriora. Direktorioa daample_installation_dir>/example_design/ testbench Intel Agilex 7 gailuetarako.
2. Exekutatu nahi duzun simulagailu bateragarrirako simulazio-scripta. Scriptak simulagailuan testbench-a konpilatzen eta exekutatzen du. Zure gidoiak egiaztatu beharko luke SOP eta EOP zenbaketak bat datozela simulazioa amaitu ondoren. Ikusi simulazioa exekutatzeko urratsak taula.

4. taula. Simulazioa exekutatzeko urratsak

Simulagailua	Argibideak
ModelSim SE edo QuestaSim	Komando-lerroan, idatzi -do vlog_pro.do ModelSim GUI-a agertu gabe simulatu nahi baduzu, idatzi vsim -c -do vlog_pro.do
VCS	Komando-lerroan, idatzi sh vcstest.sh
Xzelioa	Komando-lerroan, idatzi sh xcelium.sh

Emaitzak aztertu. Simulazio arrakastatsu batek paketeak bidali eta jasotzen ditu, eta "Test PASSED" bistaratzen du.
Diseinurako proba-bankua adibidezample-k honako zeregin hauek betetzen ditu:

• Interlaken (2. belaunaldia) Intel FPGA IP-a instantziatzen du.
• PHY egoera inprimatzen du.
• Metaframeen sinkronizazioa (SYNC_LOCK) eta hitzen (blokea) mugak (WORD_LOCK) egiaztatzen ditu.
• Banakako erreiak blokeatu eta lerrokatu arte itxarongo du.
• Paketeak igortzen hasten da.
• Paketeen estatistikak egiaztatzen ditu:
  • CRC24 erroreak
  • SOPak
  • EOPak

Hurrengo sampIrteerak Interlaken moduan egindako simulazio proba arrakastatsua erakusten du:

Oharra: Interlaken diseinua adibidezample simulation testbench-ek 100 pakete bidaltzen ditu eta 100 pakete jasotzen ditu. Hurrengo sampIrteerak Interlaken Look-aside moduan egindako simulazio proba arrakastatsua erakusten du:

Oharra: Pakete kopurua (SOP eta EOP) aldatu egiten da errei bakoitzeko Interlaken Lookaside diseinuan, adibidezample simulation sample irteera.
Lotutako informazioa
Hardwarearen diseinua Adibample Osagaiak 6. orrialdean

Diseinua konpilatzea eta konfiguratzea Adibample Hardware-n
9. irudia. Prozedura

Hardwarearen erakustaldi-proba bat konpilatu eta exekutatzeko adibidezampdiseinua, jarraitu urrats hauek:

1. Ziurtatu hardwarea adibidezample diseinuaren sorkuntza amaitu da.
2. Intel Quartus Prime Pro Edition softwarean, ireki Intel Quartus Prime proiektuaample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Prozesatzeko menuan, sakatu Hasi konpilazioa.
4. Konpilazio arrakastatsuaren ondoren, .sof file zure zehaztutako direktorioa eskuragarri dago. Jarraitu urrats hauek hardwarea programatzeko adibidezampdiseinua Intel Agilex 7 gailuan:
   • a. Konektatu Intel Agilex 7 F-Series Transceiver-SoC garapen kit ostalari ordenagailura.
   • b. Abiarazi Clock Control aplikazioa, garapen-kitaren parte dena, eta ezarri diseinurako maiztasun berriak, adibidezample. Jarraian, Erlojuaren Kontrola aplikazioko maiztasunaren ezarpena dago:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Ezarri pll_ref_clk(1) balioa zure diseinu-eskakizunaren arabera.
   • c. Tresnak menuan, sakatu Programatzailea.
   • d. Programatzailean, egin klik Hardwarearen konfigurazioan.
   • e. Hautatu programazio-gailu bat.
   • f. Hautatu eta gehitu Intel Agilex 7 F-Series Transceiver-SoC Garapen Kit-a, zure Intel Quartus Prime saioa konektatu ahal izateko.
   • g. Ziurtatu Modua J-n ezarrita dagoelaTAG.
   • h. Hautatu Intel Agilex 7 gailua eta egin klik Gehitu gailua. Programatzaileak zure plakako gailuen arteko konexioen bloke-diagrama bistaratzen du.
   • i. Zure .sof-a duen errenkan, markatu .sof-aren laukia.
   • j. Markatu Programa/Konfiguratu zutabeko laukia.
   • k. Sakatu Hasi.

Lotutako informazioa

• Intel FPGA gailuak programatzea 0. orrialdean
• Sistemaren kontsolarekin diseinuak aztertzea eta araztea
• Intel Agilex 7 F-Series Transceiver-SoC garapen kitaren erabiltzailearen gida

Hardwarearen diseinua probatzen Adibample
Interlaken (2. belaunaldia) Intel FPGA IP core diseinua konpilatu ondoren, adibidezampeta konfiguratu zure gailua, Sistemaren kontsola erabil dezakezu IP nukleoa eta bere txertatutako Native PHY IP core erregistroak programatzeko.

Jarraitu urrats hauek Sistemaren kontsola agertzeko eta hardwarearen diseinua probatzeko, adibidezample:

1. Intel Quartus Prime Pro Edition softwarean, Tresnak menuan, sakatu Sistema arazketa tresnak ➤ Sistemaren kontsola.
2. Aldatuample_installation_dir> adibample_design/ hwtest direktorioa.
3. Konexio bat irekitzeko JTAG master, idatzi komando hau: source sysconsole_testbench.tcl
4. Barne serieko loopback modua aktibatu dezakezu diseinu honekin, adibidezample komandoak:
   • a. stat: egoera orokorra inprimatzen du.
   • b. sys_reset: sistema berrezartzen du.
   • c. loop_on: barneko serieko loopback aktibatzen du.
   • d. korrika_adibample_design: diseinua exekutatzen du adibidezample.
   • Oharra: Loop_on komandoa exekutatu behar duzu run_ex baino lehenample_design komandoa. Run_example_design-ek komando hauek exekutatzen ditu sekuentzia batean: sys_reset->stat->gen_on->stat->gen_off.
   • Oharra: Gaitu egokitzapena karga IP biguna aukera hautatzen duzunean, run_example_design komandoak hasierako egokitzapen-kalibrazioa egiten du RX aldean, run_load_PMA_configuration komandoa exekutatuz.
5. Barneko serieko loopback modua desaktibatu dezakezu diseinu honekin, adibidezampkomandoa:
   • a. loop_off: serie barneko loopback desaktibatzen du.
6. IP nukleoa hurrengo diseinu gehigarriarekin programa dezakezu, adibidezample komandoak:
   • a. gen_on: pakete-sorgailua gaitzen du.
   • b. gen_off: pakete-sorgailua desgaitzen du.
   • c. run_test_loop: Testa exekutatzen du aldiz, E-tile NRZ eta PAM4 aldaeretarako.
   • d. clear_err: errore-bit itsaskor guztiak garbitzen ditu.
   • e. ezarri_proba_modua : proba modu zehatz batean exekutatzeko konfiguratzen du.
   • f. get_test_mode: uneko proba modua inprimatzen du.
   • g. ezarri_leherren_tamaina : Leherketaren tamaina bytetan ezartzen du.
   • h. get_burst_size: Leherketaren tamainari buruzko informazioa inprimatzen du.

Proba arrakastatsuak HW_TEST:PASS mezua inprimatzen du. Jarraian proba bat egiteko irizpideak daude:

• Ez dago errorerik CRC32, CRC24 eta egiaztapenerako.
• Igorritako SOPak eta EOPak jasotakoarekin bat etorri behar dira.

Hurrengo sampIrteerak Interlaken moduan proba arrakastatsua erakusten du:

Proba arrakastatsuak HW_TEST: PASS mezua inprimatzen du. Jarraian proba bat egiteko irizpideak daude:

• Ez dago errorerik CRC32, CRC24 eta egiaztapenerako.
• Igorritako SOPak eta EOPak jasotakoarekin bat etorri behar dira.

Hurrengo sampIrteerak Interlaken Lookaside moduan proba arrakastatsua erakusten du:

Diseinua Adibample Deskribapena

Diseinua adibidezample Interlaken IP nukleoaren funtzionalitateak erakusten ditu.

Lotutako informazioa
Interlaken (2. belaunaldia) FPGA IP Erabiltzailearen Gida

Diseinua Adibample Portaera
Diseinua hardwarean probatzeko, idatzi komando hauek Sistemaren kontsolan:

1. Sortu konfigurazioa file:
   • % iturriaample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Exekutatu proba:
   • % run_example_design
3. Interlaken (2. belaunaldia) hardwarearen diseinua adibidezample pauso hauek betetzen ditu:
   • a. Interlaken (2. belaunaldia) IPa berrezartzen du.
   • b. Interlaken (2. belaunaldia) IPa barneko loopback moduan konfiguratzen du.
   • c. Interlaken-eko paketeen korronte bat bidaltzen du kargan aurrez definitutako datuekin IP nukleoko TX erabiltzaile-datuak transferitzeko interfazera.
   • d. Jasotako paketeak egiaztatzen ditu eta egoeraren berri ematen du. Hardwarearen diseinuan sartutako pakete egiaztatzailea adibidezample-ek paketeak egiaztatzeko oinarrizko gaitasun hauek eskaintzen ditu:
     • Igorritako pakete-sekuentzia zuzena dela egiaztatzen du.
     • Jasotako datuak espero diren balioekin bat datozela egiaztatzen du, paketearen hasiera (SOP) eta pakete amaiera (EOP) zenbaketak lerrokatzen direla ziurtatuz datuak transmititu eta jasotzen ari diren bitartean.

Interfaze Seinaleak
5. taula. Diseinua Adibample Interfaze Seinaleak

Portuaren izena	Norabidea	Zabalera (bit)	Deskribapena
mgmt_clk	Sarrera	1	Sistemako erlojuaren sarrera. Erlojuaren maiztasunak 100 MHz izan behar du.
pll_ref_clk / pll_ref_clk[1:0](2)	Sarrera	1/2	Transceptor erreferentziako erlojua. RX CDR PLL gidatzen du.
jarraitu…

Portuaren izena	Norabidea	Zabalera (bit)	Deskribapena
			pll_ref_clk[1] gaitzen duzunean bakarrik dago erabilgarri Kontserbatu erabili gabe Oharra: Transceptor kanalak PAM4rako parametroa E-tile PAM4 moduan IP aldaketetan.
rx_pin	Sarrera	Errei kopurua	Hargailuaren SERDES datu-pin.
tx_pin	Irteera	Errei kopurua	Igorri SERDES datu-pin.
rx_pin_n	Sarrera	Errei kopurua	Hargailuaren SERDES datu-pin. Seinale hau E-tile PAM4 moduko gailuen aldaketetan bakarrik dago erabilgarri.
tx_pin_n	Irteera	Errei kopurua	Igorri SERDES datu-pin. Seinale hau E-tile PAM4 moduko gailuen aldaketetan bakarrik dago erabilgarri.
mac_clk_pll_ref	Sarrera	1	Seinale honek PLL batek gidatu behar du eta pll_ref_clk gidatzen duen erloju-iturburu bera erabili behar du. Seinale hau E-tile PAM4 moduko gailuen aldaketetan bakarrik dago erabilgarri.
usr_pb_reset_n	Sarrera	1	Sistema berrezarri.

Lotutako informazioa
Interfaze Seinaleak

Erregistratu Mapa
Oharra: • Diseinua Adibamperregistro-helbidea 0x20**-rekin hasten da, eta Interlaken-eko IP core erregistro-helbidea 0x10**-rekin hasten da.

• Sarbide-kodea: RO—Irakurketa soilik, eta RW—Irakurri/Idazketa.
• Sistema kontsolak diseinua irakurtzen du adibidezample-ek pantailan probaren egoera erregistratzen eta jakinarazi du.

6. taula. Diseinua Adibample Register Map for Interlaken Design Example

Desplazamendua	Izena	Sarbidea	Deskribapena
8'h00	Erreserbatuta
8'h01	Erreserbatuta
8'h02	Sistema PLL berrezarri	RO	Bit hauek sistema PLL berrezartzeko eskaera eta gaitzeko balioa adierazten dute: • [0] bit – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX erreia lerrokatuta	RO	RX erreiaren lerrokadura adierazten du.
8'h04	HITZA blokeatuta	RO	[NUM_LANES–1:0] - Hitzaren (blokearen) mugak identifikatzea.
jarraitu…

PAM4 parametrorako gorde ez diren transceptor kanalak gaitzen duzunean, erreferentziako erloju-ataka gehigarri bat gehitzen da erabili gabeko PAM4 kanal esklaboa gordetzeko.

Desplazamendua	Izena	Sarbidea	Deskribapena
8'h05	Sinkronizazioa blokeatuta dago	RO	[NUM_LANES–1:0] – Metaframeen sinkronizazioa.
8:06 – 8:09	CRC32 erroreen zenbaketa	RO	CRC32 errore-zenbaketa adierazten du.
8'h0A	CRC24 erroreen zenbaketa	RO	CRC24 errore-zenbaketa adierazten du.
8'h0B	Gainetik/Underflow seinalea	RO	Honako bit hauek adierazten dute: • Bit [3] – TX underflow seinalea • Bit [2] – TX gainezkatze seinalea • Bit [1] – RX gainezkatze seinalea
8'h0C	SOP zenbaketa	RO	SOP kopurua adierazten du.
8'h0D	EOP zenbaketa	RO	EOP kopurua adierazten du
8'h0E	Errore kopurua	RO	Akatsen kopurua adierazten du: • Erreiaren lerrokadura galtzea • Legez kanpoko kontrol hitza • Legez kanpoko enkoadraketa-eredua • SOP edo EOP adierazlea falta da
8'h0F	bidali_datuak_mm_clk	RW	Idatzi 1 [0] bitean sorgailuaren seinalea gaitzeko.
8'h10	Egiaztatzailearen errorea		Egiaztatzailearen errorea adierazten du. (SOP datuen errorea, kanal-zenbakiaren errorea eta PLD datuen errorea)
8'h11	Sistema PLL blokeoa	RO	[0] bitak PLL blokeoaren adierazlea adierazten du.
8'h14	TX SOP zenbaketa	RO	Pakete-sorgailuak sortutako SOP kopurua adierazten du.
8'h15	TX EOP zenbaketa	RO	Pakete-sorgailuak sortutako EOP kopurua adierazten du.
8'h16	Etengabeko paketea	RW	Idatzi 1 [0] bitean pakete jarraitua gaitzeko.
8'h39	ECC erroreen zenbaketa	RO	ECC akatsen kopurua adierazten du.
8'h40	ECC zuzendutako erroreen zenbaketa	RO	ECC zuzendutako erroreen kopurua adierazten du.

Diseinua Adibample Erregistratu Mapa Interlaken Look-aside Design Adibample
Erabili erregistro-mapa hau diseinua sortzen duzunean, adibidezampGaitu Interlaken Look-aside moduaren parametroa aktibatuta duen fitxategia.

Desplazamendua	Izena	Sarbidea	Deskribapena
8'h00	Erreserbatuta
8'h01	Kontadorea berrezarri	RO	Idatzi 1 bit [0] TX eta RX kontagailua bit berdina garbitzeko.
8'h02	Sistema PLL berrezarri	RO	Bit hauek sistema PLL berrezartzeko eskaera eta gaitzeko balioa adierazten dute: • [0] bit – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX erreia lerrokatuta	RO	RX erreiaren lerrokadura adierazten du.
8'h04	HITZA blokeatuta	RO	[NUM_LANES–1:0] - Hitzaren (blokearen) mugak identifikatzea.
8'h05	Sinkronizazioa blokeatuta dago	RO	[NUM_LANES–1:0] – Metaframeen sinkronizazioa.
8:06 – 8:09	CRC32 erroreen zenbaketa	RO	CRC32 errore-zenbaketa adierazten du.
8'h0A	CRC24 erroreen zenbaketa	RO	CRC24 errore-zenbaketa adierazten du.
jarraitu…

Desplazamendua	Izena	Sarbidea	Deskribapena
8'h0B	Erreserbatuta
8'h0C	SOP zenbaketa	RO	SOP kopurua adierazten du.
8'h0D	EOP zenbaketa	RO	EOP kopurua adierazten du
8'h0E	Errore kopurua	RO	Akatsen kopurua adierazten du: • Erreiaren lerrokadura galtzea • Legez kanpoko kontrol hitza • Legez kanpoko enkoadraketa-eredua • SOP edo EOP adierazlea falta da
8'h0F	bidali_datuak_mm_clk	RW	Idatzi 1 [0] bitean sorgailuaren seinalea gaitzeko.
8'h10	Egiaztatzailearen errorea	RO	Egiaztatzailearen errorea adierazten du. (SOP datuen errorea, kanal-zenbakiaren errorea eta PLD datuen errorea)
8'h11	Sistema PLL blokeoa	RO	[0] bitak PLL blokeoaren adierazlea adierazten du.
8'h13	Latentzia zenbaketa	RO	Latentzia kopurua adierazten du.
8'h14	TX SOP zenbaketa	RO	Pakete-sorgailuak sortutako SOP kopurua adierazten du.
8'h15	TX EOP zenbaketa	RO	Pakete-sorgailuak sortutako EOP kopurua adierazten du.
8'h16	Etengabeko paketea	RO	Idatzi 1 [0] bitean pakete jarraitua gaitzeko.
8'h17	TX eta RX kontagailua berdin	RW	TX eta RX kontagailua berdinak direla adierazten du.
8'h23	Gaitu latentzia	WO	Idatzi 1 [0] bitera latentzia neurtzea gaitzeko.
8'h24	Latentzia prest	RO	Latentziaren neurketa prest dagoela adierazten du.

Interlaken (2. belaunaldia) Intel Agilex 7 FPGA IP Design Example Erabiltzailearen Gida Artxiboak

• Erabiltzaile-gida honen azken eta aurreko bertsioak ikusteko, jo Interlaken (2
• Belaunaldia) Intel Agilex 7 FPGA IP Diseinua Adibample Erabiltzailearen Gida HTML bertsioa. Aukeratu bertsioa eta egin klik Deskargatu. IP edo software-bertsio bat zerrendatzen ez bada, aurreko IP-aren edo software-bertsioaren erabiltzailearen gida aplikatuko da.
• IP bertsioak Intel Quartus Prime Design Suite softwarearen bertsio berberak dira v19.1 arte. Intel Quartus Prime Design Suite softwarearen 19.2 bertsiotik edo geroago, IP nukleoek IP bertsioen eskema berria dute.

Dokumentuen berrikuspenaren historia Interlaken (2. belaunaldia) Intel Agilex 7 FPGA IP Diseinua Adibample Erabiltzailearen Gida

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
2023.06.26	23.2	21.1.1	• Sintesi eta simulazio eredurako VHDL euskarria gehitu da. • Produktuaren familia-izen eguneratua "Intel Agilex 7" gisa.
2022.08.03	21.3	20.0.1	Intel Agilex F-Series Transceiver-SoC Development Kit-erako gailuaren OPN zuzendu da.
2021.10.04	21.3	20.0.1	• QuestaSim simulagailurako laguntza gehitu da. • NCSim simulagailurako euskarria kendu du.
2021.02.24	20.4	20.0.1	• PAM4-rako erabiltzen ez den transceptor kanala gordetzeari buruzko informazioa gehitu da atalean: Hardwarearen diseinua Adibample Osagaiak. • pll_ref_clk[1] seinalearen deskribapena gehitu da atalean: Interfaze Seinaleak.
2020.12.14	20.4	20.0.0	• Eguneratu sample hardware probaren irteera Interlaken modurako eta Interlaken Look-aside modurako atalean Hardwarearen diseinua probatzen Adibample. • Erregistro mapa eguneratua Interlaken Look-aside diseinurako adibidezample atalean Erregistratu Mapa. • Hardwarearen proba arrakastatsua izateko irizpideak gehitu dira atalean Hardwarearen diseinua probatzen Adibample.
2020.10.16	20.2	19.3.0	RX aldean hasierako egokitzapen-kalibrazioa abiarazteko komandoa zuzendu da Hardwarearen diseinua probatzen Adibample atala.
2020.06.22	20.2	19.3.0	• Diseinua adibidezample Interlaken Look-alside modurako eskuragarri dago. • Diseinuaren hardware probak adibidezample eskuragarri dago Intel Agilex gailuen aldaketetarako. • Gehituta Irudia: Interlaken (2. Belaunaldia) Diseinurako Goi-mailako Bloke Diagrama Adibample. • Atal hauek eguneratu dira: —   Hardware eta software eskakizunak —   Direktorioaren Egitura • Hurrengo zifrak aldatu dira Interlaken Lookaside-ren inguruko eguneraketa barne hartzeko: —   Irudia: Interlaken (2. Belaunaldia) Hardware Diseinua Adibample Goi Mailako Bloke Diagrama E- tile NRZ Moduaren aldaeretarako —   Irudia: Interlaken (2. Belaunaldia) Hardware Diseinua Adibample Goi Mailako Bloke Diagrama E- tile PAM4 Moduaren aldaeretarako • Eguneratua Irudia: IP parametroen editorea.
jarraitu…

Dokumentuaren bertsioa	Intel Quartus Prime bertsioa	IP bertsioa	Aldaketak
			• Erlojua kontrolatzeko aplikazioan maiztasun-ezarpenei buruzko informazioa gehitu da atalean Diseinua konpilatzea eta konfiguratzea Adibample Hardware-n. • Interlaken Looksiderako probako irteerak gehitu dira atal hauetan: —   Diseinua simulatuz Adibample Testbench —   Hardwarearen diseinua probatzen Adibample • Seinale berriei jarraituz gehitu da Interfaze Seinaleak atala: - mgmt_clk - rx_pin_n - tx_pin_n — mac_clk_pll_ref • Erregistro mapa gehitu da Interlaken Look-aside diseinurako adibidezample sartu atala: Erregistratu Mapa.
2019.09.30	19.3	19.2.1	Kendua clk100. mgmt_clk IO PLL-ren erreferentziazko erloju gisa balio du honako hauetan: •    Irudia: Interlaken (2. Belaunaldia) Hardware Diseinua Adibample Goi Mailako Bloke Diagrama E-tile NRZ Moduaren aldaeretarako. •    Irudia: Interlaken (2. Belaunaldia) Hardware Diseinua Adibample Goi Mailako Bloke Diagrama E-tile PAM4 Moduaren aldaeretarako.
2019.07.01	19.2	19.2	Hasierako kaleratzea.

Interlaken (2. belaunaldia) Intel Agilex® 7 FPGA IP Diseinu Adibample Erabiltzailearen Gida

Dokumentuak / Baliabideak

Intel Interlaken 2. belaunaldiko Agilex 7 FPGA IP Diseinu Adibample [pdfErabiltzailearen gida Interlaken 2. belaunaldiko Agilex 7 FPGA IP Diseinua Adibample, Interlaken, 2. belaunaldiko Agilex 7 FPGA IP Design Example, FPGA IP Diseinua Adibample, IP Diseinua Adibample, Diseinua Adibample

Erreferentziak

• Erabiltzailearen eskuliburua