英特爾 Interlaken 第二代 Agilex 2 FPGA IP 設計Example
產品資訊
Interlaken（第二代）FPGA IP 核是英特爾 Agilex 2 FPGA 的功能。它提供了模擬測試平台和硬體設計擴展amp支援編譯和硬體測試的檔案。設計前ample 也可用於 Interlaken Look-aside 功能。 IP 核支援 E-tile 裝置的 NRZ 和 PAM4 模式，並產生設計擴展amp所有支持的通道數和數據速率組合的文件。
硬體和軟體需求
Interlaken（第 2 代）IP 內核設計實例amp該文件需要 Intel Agilex 7 F 系列收發器 SoC 開發套件。更多資訊請參閱開發套件的使用者指南。
目錄結構
產生的Interlaken（第2代）example design 包含以下目錄：
- example_設計： 包含主要 files 為設計前amp勒。
- ilk_uflex： 包含 file與 Interlaken Look-aside 模式選項相關。
- ila_uflex： 包含 file與 Interlaken Look-aside 模式選項相關（僅在選擇時產生）。
產品使用說明
使用Interlaken（第二代）FPGA IP核心設計examp樂，請按照下列步驟操作：
- 確保您擁有 Intel Agilex 7 F 系列收發器 SoC 開發套件。
- 編譯設計前amp使用模擬器。
- 執行功能仿真以驗證設計。
- 生成設計前amp使用參數編輯器。
- 編譯設計前amp使用 Quartus Prime。
- 執行硬體測試以驗證設計。
筆記： Interlaken Look-aside 模式選項可在 IP 參數編輯器中進行選擇。如果選擇，則附加 files 將在「ila_uflex」目錄中產生。
快速入門指南
- Interlaken（第 2 代）FPGA IP 核提供了一個仿真測試平台和一個硬件設計實例amp支援編譯和硬體測試的檔案。
- 當您產生設計ex時ampLE，參數編輯器自動創建 file在硬件中模擬、編譯和測試設計是必需的。
- 設計前ample 也可用於 Interlaken Look-aside 功能。
- 測試台和設計前amp檔案支援 E-tile 設備的 NRZ 和 PAM4 模式。
- Interlaken（第二代）FPGA IP 核子生成設計擴展amp所有支持的通道數和數據速率組合的文件。
圖 1. Design Ex 的開發步驟ample
Interlaken（第 2 代）IP 內核設計實例amp樂支持以下功能：
- 內部 TX 到 RX 串行環回模式
- 自動生成固定大小的數據包
- 基本數據包檢查功能
- 能夠使用系統控制台重置設計以進行重新測試
- PMA適配
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圖 2. Interlaken（第二代）設計 Ex 的高階框圖ample
相關資訊
- Interlaken（第二代）FPGA IP 使用者指南
- Interlaken（第二代）英特爾 FPGA IP 發行說明
硬體和軟體
硬體和軟體需求
測試前任ample設計，使用以下硬件和軟件：
- 英特爾® Quartus® Prime 專業版軟體
- 系統控制台
- 支持的模擬器：
- 西門子* EDA ModelSim* SE 或 QuestaSim*
- 新思科技* VCS*
- 節奏* Xcelium*
- 英特爾 Agilex® 7 F 系列收發器 SoC 開發套件 (AGFB014R24A2E2V)
相關資訊
英特爾 Agilex 7 F 系列收發器 SoC 開髮套件使用者指南
目錄結構
Interlaken（第 2 代）IP 內核設計實例ample file 目錄包含以下生成的 files 為設計前amp勒。
圖 3. 產生的 Interlaken（第二代）Ex 的目錄結構amp設計
硬件配置、仿真和測試 files 位於ample_installation_dir>/uflex_ilk_0_examp樂設計。
表 1. Interlaken（第二代）IP 核硬體設計Example File 描述這些 files在ample_installation_dir>/uflex_ilk_0_example_design/前ample_design/quartus 目錄。
| File 名稱 | 描述 |
| example_design.qpf | 英特爾 Quartus Prime 項目 file. |
| example_design.qsf | 英特爾 Quartus Prime 工程設置 file |
| example_design.sdc jtag_timing_template.sdc | Synopsys 設計約束 file. 您可以復制和修改自己的設計。 |
| sysconsole_testbench.tcl | 主要的 file 用於訪問系統控制台 |
表 2. Interlaken（第二代）IP 核子測試平台 File 描述
這 file 在裡面ample_installation_dir>/uflex_ilk_0_example_design/前ample_design/rtl 目錄。
| File 姓名 | 描述 |
| 頂部_tb.sv | 頂層測試平台 file. |
表 3. Interlaken（第二代）IP 核子測試平台腳本
這些 files在ample_installation_dir>/uflex_ilk_0_example_design/前ample_design/testbench 目錄。
| File 姓名 | 描述 |
| vcstest.sh | 運行測試平台的 VCS 腳本。 |
| vlog_pro.do | 用於運行測試平台的 ModelSim SE 或 QuestaSim 腳本。 |
| xcelium.sh | 運行測試平台的 Xcelium 腳本。 |
硬件設計實例amp組件
- 前任ample design 連接系統和 PLL 參考時鐘以及所需的設計組件。 前任amp設計將 IP 內核配置為內部環回模式，並在 IP 內核 TX 用戶數據傳輸接口上生成數據包。 IP 內核通過收發器在內部環迴路徑上發送這些數據包。
- IP核接收方收到環迴路徑上的訊息後，進行處理
- Interlaken 封包並在 RX 用戶資料傳輸介面上傳輸它們。前任amp設計檢查接收到的數據包和傳輸的數據包是否匹配。
- 硬件前amp設計包括外部 PLL。 您可以檢查明文 file到 view samp實現一種將外部 PLL 連接到 Interlaken（第二代）FPGA IP 的可能方法的代碼。
- Interlaken（第二代）硬件設計實例amp文件包含以下組件：
- Interlaken（第二代）FPGA IP
- 數據包生成器和數據包檢查器
- JTAG 與系統控制台通信的控制器。 您通過系統控制台與客戶端邏輯通信。
圖 4. Interlaken（第二代）硬體設計ExampE-tile NRZ 模式變化的高級框圖
Interlaken（第二代）硬件設計實例amp針對 E-tile PAM4 模式變更的檔案需要 IO PLL 產生的額外時脈 mac_clkin。該 PLL 必須使用與驅動 pll_ref_clk 相同的參考時脈。
圖 5. Interlaken（第二代）硬體設計ExampE-tile PAM4 模式變化的高階框圖
對於 E-tile PAM4 模式變體，當您啟用為 PAM4 保留未使用的收發器通道參數時，會新增一個額外的參考時脈連接埠 (pll_ref_clk [1])。此連接埠必須以 IP 參數編輯器中定義的相同頻率驅動（保留通道的參考時脈頻率）。為 PAM4 保留未使用的收發器通道是可選的。當您選擇英特爾 Stratix® 10 或英特爾 Agilex 7 開發套件進行設計生成時，分配給該時鐘的引腳和相關約束在 QSF 中可見。
筆記： 對於設計前amp在模擬過程中，測試台始終為 pll_ref_clk[0] 和 pll_ref_clk[1] 定義相同的頻率。
相關資訊
英特爾 Agilex 7 F 系列收發器 SoC 開髮套件使用者指南
生成設計
圖 6. 程式
按照以下步驟生成硬件 example 設計和測試平台：
- 在 Intel Quartus Prime Pro Edition 軟件中，點擊 File ➤ New Project Wizard 創建一個新的 Intel Quartus Prime 工程，或者點擊 File ➤ 打開項目以打開現有的 Intel Quartus Prime 項目。 該嚮導會提示您指定一個設備。
- 指定裝置系列 Intel Agilex 7 並為您的設計選擇裝置。
- 在 IP 目錄中，找到並雙擊 Interlaken (2nd Generation) Intel FPGA IP。 出現新 IP 變體窗口。
- 指定頂級名稱為您的自定義 IP 變體。 參數編輯器將 IP 變體設置保存在 file 命名的.ip。
- 單擊確定。 出現參數編輯器。
圖 7. ExampInterlaken（第二代）英特爾 FPGA IP 參數編輯器中的設計選項卡
- 在 IP 選項卡上，為您的 IP 內核變體指定參數。
- 如果您打算對 E-tile 裝置變體使用 PMA 適配，請在 PMA 適配標籤上指定 PMA 適配參數。 此步驟是可選的：
- 選擇啟用適配載入軟 IP 選項。
- 筆記： 啟用 PMA 適配時，您必須在 IP 標籤上啟用啟用本機 PHY 偵錯主端點 (NPDME) 選項。
- 為 PMA 適配選擇參數選擇 PMA 適配預設。
- 按一下 PMA 自適應預載以載入初始和連續自適應參數。
- 使用 Number of PMA 配置參數指定啟用多個 PMA 配置時要支援的 PMA 配置數量。
- 使用選擇要載入或儲存的 PMA 配置來選擇要載入或儲存的 PMA 配置。
- 按一下從選定的 PMA 配置載入適配以載入選定的 PMA 配置設定。
- 有關 PMA 適配參數的更多信息，請參閱 E-tile
收發器 PHY 使用者指南。
- 在前ample Design 選項卡，選擇 Simulation 選項生成測試平台，選擇 Synthesis 選項生成硬件 examp設計。
- 筆記： 您必須至少選擇“模擬”或“綜合”選項之一來產生 Examp設計 Files.
- 對於產生的 HDL 格式，選擇 Verilog 或 VHDL。
- 對於 Target Development Kit 選擇適當的選項。
- 筆記： 只有當您的專案指定以 AGFA7 或 AGFA7 開頭的 Intel Agilex 012 裝置名稱時，Intel Agilex 014 F 系列收發器 SoC 開發套件選項才可用。當您選擇「開發套件」選項時，引腳分配將根據 Intel Agilex 7 開發套件裝置零件號碼 AGFB014R24A2E2V 進行設置，並且可能與您選擇的裝置不同。如果您打算在不同 PCB 上的硬體上測試設計，請選擇「無」選項並在 .qsf 中進行適當的引腳分配 file.
- 單擊生成示例amp樂設計。 選擇前任amp出現 le Design Directory 窗口。
- 如果你想修改設計前amp默認顯示的文件目錄路徑或名稱 (uflex_ilk_0_example_design), 瀏覽到新路徑並輸入新設計 examp目錄名。
- 按一下“確定”。
- 英特爾 Agilex 7 F 系列收發器 SoC 開髮套件使用者指南
- E-tile 收發器 PHY 用戶指南
模擬設計實例amp測試平台
參考 Interlaken (2nd Generation) Hardware Design Examp用於 E-tile NRZ 模式變化和 Interlaken（第二代）硬件設計示例的高級模塊ample High Level Block for E-tile PAM4 Mode Variations 仿真測試台的框圖。
圖 8. 程式
按照以下步驟模擬測試台：
- 在命令提示字元處，變更到測試台模擬目錄。目錄是ample_installation_dir>/exampIntel Agilex 7 裝置的 le_design/ 測試平台。
- 為您選擇的受支持模擬器運行模擬腳本。 該腳本在模擬器中編譯並運行測試台。 您的腳本應在模擬完成後檢查 SOP 和 EOP 計數是否匹配。 請參閱表運行模擬的步驟。
表 4. 運行仿真的步驟
| 模擬器 | 指示 |
| ModelSim SE 或 QuestaSim | 在命令列中輸入 -do vlog_pro.do
如果您希望在不啟動 ModelSim GUI 的情況下進行模擬，請輸入 vsim -c -do vlog_pro.do |
| VCS | 在命令行中，鍵入 sh vcstest.sh |
| Xcelium | 在命令行中，鍵入 sh xcelium.sh |
分析結果。 模擬成功發送和接收數據包，並顯示“Test PASSED”。
設計前的測試平台ample 完成以下任務：
- 實例化 Interlaken（第 2 代）英特爾 FPGA IP。
- 打印 PHY 狀態。
- 檢查元幀同步 (SYNC_LOCK) 和字（塊）邊界 (WORD_LOCK)。
- 等待各個通道被鎖定和對齊。
- 開始傳輸數據包。
- 檢查數據包統計信息：
- CRC24 錯誤
- 標準作業程序
- 緊急行動計劃
以下的amp文件輸出說明了在 Interlaken 模式下成功的模擬測試運行：
筆記： 因特拉肯設計前ample模擬測試台發送100個資料包並接收100個資料包。以下的amp文件輸出說明了在 Interlaken Look-aside 模式下成功運行的模擬測試：
筆記： 在 Interlaken Lookaside 設計前，每個通道的數據包數量（SOP 和 EOP）各不相同amp模擬 samp樂輸出。
相關資訊
硬件設計實例amp第 6 頁的文件組件
編譯和配置 Design Examp硬件中的文件
圖 9. 程式
在硬件 ex 上編譯和運行演示測試ample 設計，請按照下列步驟操作：
- 確保硬件防爆ample 設計生成完成。
- 在英特爾 Quartus Prime 專業版軟件中，打開英特爾 Quartus Prime 工程ample_installation_dir>/example_design/quartus/ 前ample_design.qpf>。
- 在處理菜單上，單擊開始編譯。
- 編譯成功後，一個.sof file 在您指定的目錄中可用。 請依照以下步驟對硬體 ex 進行編程ampIntel Agilex 7 裝置上的檔案設計：
- A。將 Intel Agilex 7 F 系列收發器 SoC 開發套件連接至主機。
- b.啟動時脈控制應用程式（該應用程式是開發套件的一部分），並為設計擴展設定新頻率amp樂。 以下是時鐘控制應用程序中的頻率設置：
- • Si5338 (U37)，CLK1-100 MHz
- • Si5338 (U36)，CLK2-153.6 MHz
- • Si549 (Y2)，OUT- 依照您的設計需求設定為pll_ref_clk(1) 的值。
- C。在「工具」功能表上，按一下「程式設計師」。
- d.在編程器中，按一下硬體設定。
- e.選擇編程設備。
- F。選擇並新增 Intel Quartus Prime 工作階段可以連接的 Intel Agilex 7 F 系列收發器 SoC 開發套件。
- G。確保模式設定為 JTAG.
- H。選擇 Intel Agilex 7 裝置並點選新增裝置。編程器顯示板上裝置之間連接的框圖。
- 我。在包含 .sof 的行中，選取 .sof 的複選框。
- j。選取“程序/配置”列中的方塊。
- k.單擊開始。
相關資訊
- 對英特爾 FPGA 設備進行程式設計第 0 頁
- 使用系統控制台分析和調試設計
- 英特爾 Agilex 7 F 系列收發器 SoC 開髮套件使用者指南
測試硬件設計實例ample
編譯 Interlaken（第 2 代）Intel FPGA IP 核設計 ex 後amp文件並配置您的器件，您可以使用系統控制台對 IP 核及其嵌入式 Native PHY IP 核寄存器進行編程。
按照以下步驟調出系統控制台並測試硬件設計amp樂：
- 在 Intel Quartus Prime Pro Edition 軟件中，在 Tools 菜單上，點擊 System Debugging Tools ➤ System Console。
- 更改為ample_installation_dir>example_design/hwtest 目錄。
- 打開與 J 的連接TAG master，輸入下列指令：source sysconsole_testbench.tcl
- 您可以使用以下設計示例打開內部串行環回模式amp文件命令：
- A。 stat：列印一般狀態資訊。
- b. sys_reset：重置系統。
- C。 Loop_on：開啟內部串列環回。
- d.運行_example_design：運行設計 examp勒。
- 筆記： 您必須在run_ex之前執行loop_on命令ample_design 指令。 運行_example_design 依序執行下列指令：sys_reset->stat->gen_on->stat->gen_off。
- 筆記： 當您選擇啟用自適應負載軟IP選項時，run_example_design 命令通過運行 run_load_PMA_configuration 命令在 RX 端執行初始適配校準。
- 您可以使用以下設計示例關閉內部串行環回模式amp勒命令：
- A。 Loop_off：關閉內部串列環回。
- 您可以使用以下附加設計示例對 IP 內核進行編程amp文件命令：
- A。 gen_on：啟用資料包產生器。
- b. gen_off：停用資料包產生器。
- C。 run_test_loop：運行測試E-tile NRZ 和 PAM4 變化的時間。
- d. clear_err：清除所有黏滯錯誤位元。
- e.設定測試模式：設定測試在特定模式下運作。
- F。 get_test_mode：列印目前測試模式。
- G。設定突發大小：設定突發大小（以位元組為單位）。
- H。 get_burst_size：列印突發大小資訊。
成功的測試列印 HW_TEST:PASS 訊息。以下是測試運行的通過標準：
- CRC32、CRC24 和校驗器沒有錯誤。
- 傳輸的 SOP 和 EOP 應與接收的相匹配。
以下的amp文件輸出說明了在 Interlaken 模式下成功的測試運行：
成功的測試列印 HW_TEST : PASS 訊息。以下是測試運行的通過標準：
- CRC32、CRC24 和校驗器沒有錯誤。
- 傳輸的 SOP 和 EOP 應與接收的相匹配。
以下的ample 輸出說明了在 Interlaken Lookaside 模式下成功的測試運行：
設計防爆amp文件說明
設計前amp文件演示了 Interlaken IP 內核的功能。
相關資訊
Interlaken（第二代）FPGA IP 使用者指南
設計防爆amp文件行為
要在硬件中測試設計，請在系統控制台中鍵入以下命令：
- 來源設置 file:
- ％ 來源ample>uflex_ilk_0_example_design/前ample_design/hwtest/sysconsole_testbench.tcl
- 運行測試：
- % 運行_examp樂設計
- Interlaken（第二代）硬件設計實例ample 完成以下步驟：
- A。重置 Interlaken（第二代）IP。
- b.在內部環回模式下配置 Interlaken（第二代）IP。
- C。將有效負載中包含預先定義資料的 Interlaken 封包流傳送到 IP 核的 TX 用戶資料傳輸介面。
- d.檢查接收到的資料包並報告狀態。硬體設計中包含的資料包檢查器ample 提供以下基本數據包檢查功能：
- 檢查傳輸的資料包序列是否正確。
- 透過確保資料傳輸和接收時資料包開始 (SOP) 和資料包結束 (EOP) 計數對齊來檢查接收到的資料是否與預期值相符。
接口信號
表 5. 設計防爆amp接口信號
| 連接埠名稱 | 方向 | 寬度（位） | 描述 |
|
管理時鐘 |
輸入 |
1 |
系統時鐘輸入。 時鐘頻率必須為 100 MHz。 |
| pll_ref_clk /
pll_ref_clk[1:0](2) |
輸入 |
1/2 |
收發器參考時鐘。 驅動 RX CDR PLL。 |
| 持續… | |||
| 連接埠名稱 | 方向 | 寬度（位） | 描述 |
| pll_ref_clk[1] 僅在啟用時可用 保留未使用
筆記： PAM4 的收發器通道 E-tile PAM4 模式 IP 變體中的參數。 |
|||
| 接收端 | 輸入 | 車道數 | 接收器 SERDES 數據引腳。 |
| tx_pin | 輸出 | 車道數 | 發送 SERDES 數據引腳。 |
|
接收引腳n |
輸入 |
車道數 |
接收器 SERDES 數據引腳。
此信號僅在 E-tile PAM4 模式設備變體中可用。 |
|
tx_pin_n |
輸出 |
車道數 |
發送 SERDES 數據引腳。
此信號僅在 E-tile PAM4 模式設備變體中可用。 |
|
mac_clk_pll_ref |
輸入 |
1 |
該信號必須由 PLL 驅動，並且必須使用與驅動 pll_ref_clk 相同的時鐘源。
此信號僅在 E-tile PAM4 模式設備變體中可用。 |
| usr_pb_reset_n | 輸入 | 1 | 系統重置。 |
相關資訊
接口信號
註冊地圖
筆記： • 設計Example 寄存器地址以 0x20** 開頭，而 Interlaken IP 內核寄存器地址以 0x10** 開頭。
- 訪問代碼：RO—只讀，RW—讀/寫。
- 系統控制台讀取設計前ample 在屏幕上註冊並報告測試狀態。
表 6. 設計防爆ampInterlaken Design Ex 的寄存器映射ample
| 抵銷 | 姓名 | 使用權 | 描述 |
| 8 時 00 分 | 預訂的 | ||
| 8 時 01 分 | 預訂的 | ||
|
8 時 02 分 |
系統 PLL 復位 |
RO |
以下位指示系統 PLL 復位請求和啟用值：
• 位 [0] – sys_pll_rst_req • 位 [1] – sys_pll_rst_en |
| 8 時 03 分 | RX 通道對齊 | RO | 指示 RX 通道對齊。 |
|
8 時 04 分 |
WORD鎖定 |
RO |
[NUM_LANES–1:0] – 字（塊）邊界標識。 |
| 持續… | |||
當您為 PAM4 參數啟用保留未使用的收發器頻道時，將會新增一個額外的參考時脈連接埠以保留未使用的 PAM4 從頻道。
| 抵銷 | 姓名 | 使用權 | 描述 |
| 8 時 05 分 | 同步鎖定 | RO | [NUM_LANES–1:0] – 元幀同步。 |
| 8'h06 – 8'h09 | CRC32 錯誤計數 | RO | 指示 CRC32 錯誤計數。 |
| 8'h0A | CRC24 錯誤計數 | RO | 指示 CRC24 錯誤計數。 |
|
8'h0B |
上溢/下溢信號 |
RO |
以下位表示：
• Bit [3] – TX 下溢信號 • Bit [2] – TX 溢出信號 • Bit [1] – RX 溢出信號 |
| 8'h0C | SOP 計數 | RO | 表示 SOP 的數量。 |
| 8'h0D | EOP 計數 | RO | 表示 EOP 的數量 |
|
8'h0E |
錯誤計數 |
RO |
指示以下錯誤的數量：
• 車道對齊丟失 • 非法控製字 • 非法框架模式 • 缺少 SOP 或 EOP 指示器 |
| 8'h0F | 發送數據_mm_clk | RW | 將 1 寫入位 [0] 以啟用發生器信號。 |
|
8 時 10 分 |
檢查器錯誤 |
指示檢查器錯誤。 （SOP數據錯誤、通道號錯誤、PLD數據錯誤） | |
| 8 時 11 分 | 系統鎖相環鎖 | RO | 位 [0] 表示 PLL 鎖定指示。 |
|
8 時 14 分 |
TX SOP 計數 |
RO |
指示數據包生成器生成的 SOP 數。 |
|
8 時 15 分 |
TX EOP 計數 |
RO |
指示數據包生成器生成的 EOP 數。 |
| 8 時 16 分 | 連續包 | RW | 向位 [1] 寫入 0 以啟用連續數據包。 |
| 8 時 39 分 | ECC 錯誤計數 | RO | 指示 ECC 錯誤數。 |
| 8 時 40 分 | ECC 糾正的錯誤計數 | RO | 表示糾正的 ECC 錯誤數。 |
設計防爆amp用於 Interlaken 後備設計示例的寄存器映射ample
生成設計前時使用此寄存器映射amp開啟啟用 Interlaken Look-aside 模式參數的檔案。
| 抵銷 | 姓名 | 使用權 | 描述 |
| 8 時 00 分 | 預訂的 | ||
| 8 時 01 分 | 計數器復位 | RO | 向位 [1] 寫入 0 以清除 TX 和 RX 計數器的相等位。 |
|
8 時 02 分 |
系統 PLL 復位 |
RO |
以下位指示系統 PLL 復位請求和啟用值：
• 位 [0] – sys_pll_rst_req • 位 [1] – sys_pll_rst_en |
| 8 時 03 分 | RX 通道對齊 | RO | 指示 RX 通道對齊。 |
|
8 時 04 分 |
WORD鎖定 |
RO |
[NUM_LANES–1:0] – 字（塊）邊界標識。 |
| 8 時 05 分 | 同步鎖定 | RO | [NUM_LANES–1:0] – 元幀同步。 |
| 8'h06 – 8'h09 | CRC32 錯誤計數 | RO | 指示 CRC32 錯誤計數。 |
| 8'h0A | CRC24 錯誤計數 | RO | 指示 CRC24 錯誤計數。 |
| 持續… | |||
| 抵銷 | 姓名 | 使用權 | 描述 |
| 8'h0B | 預訂的 | ||
| 8'h0C | SOP 計數 | RO | 表示 SOP 的數量。 |
| 8'h0D | EOP 計數 | RO | 表示 EOP 的數量 |
|
8'h0E |
錯誤計數 |
RO |
指示以下錯誤的數量：
• 車道對齊丟失 • 非法控製字 • 非法框架模式 • 缺少 SOP 或 EOP 指示器 |
| 8'h0F | 發送數據_mm_clk | RW | 將 1 寫入位 [0] 以啟用發生器信號。 |
|
8 時 10 分 |
檢查器錯誤 |
RO |
指示檢查器錯誤。 （SOP數據錯誤、通道號錯誤、PLD數據錯誤） |
| 8 時 11 分 | 系統鎖相環鎖 | RO | 位 [0] 表示 PLL 鎖定指示。 |
| 8 時 13 分 | 延遲計數 | RO | 指示延遲數。 |
|
8 時 14 分 |
TX SOP 計數 |
RO |
指示數據包生成器生成的 SOP 數。 |
|
8 時 15 分 |
TX EOP 計數 |
RO |
指示數據包生成器生成的 EOP 數。 |
| 8 時 16 分 | 連續包 | RO | 向位 [1] 寫入 0 以啟用連續數據包。 |
| 8 時 17 分 | TX 和 RX 計數器相等 | RW | 表示 TX 和 RX 計數器相等。 |
| 8 時 23 分 | 啟用延遲 | WO | 將 1 寫入位 [0] 以啟用延遲測量。 |
| 8 時 24 分 | 延遲就緒 | RO | 指示延遲測量已準備就緒。 |
Interlaken（第二代）Intel Agilex 2 FPGA IP 設計Examp用戶指南檔案
- 有關本使用者指南的最新版本和先前版本，請參閱 Interlaken（第二版）
- 一代）英特爾 Agilex 7 FPGA IP 設計Examp用戶指南 HTML 版本。 選擇版本並單擊下載。 如果未列出 IP 或軟件版本，則適用先前 IP 或軟件版本的用戶指南。
- IP 版本與最高 v19.1 的英特爾 Quartus Prime 設計套件軟件版本相同。 從 Intel Quartus Prime Design Suite 軟件版本 19.2 或更高版本開始，IP 核具有新的 IP 版本控制方案。
Interlaken（第二代）Intel Agilex 2 FPGA IP Design Ex 的文件修訂歷史記錄amp用戶指南
| 檔案版本 | 英特爾 Quartus Prime 版本 | IP版本 | 變化 |
| 2023.06.26 | 23.2 | 21.1.1 | • 增加了對綜合和模擬模型的VHDL 支援。
• 將產品系列名稱更新為「Intel Agilex 7」。 |
| 2022.08.03 | 21.3 | 20.0.1 | 更正了英特爾 Agilex F 系列收發器 SoC 開發套件的設備 OPN。 |
| 2021.10.04 | 21.3 | 20.0.1 | • 新增了對QuestaSim 模擬器的支援。
• 刪除了對NCSim 模擬器的支援。 |
| 2021.02.24 | 20.4 | 20.0.1 | • 新增了有關為 PAM4 保留未使用的收發器通道的資訊： 硬件設計實例amp組件.
• 在以下部分中新增了 pll_ref_clk[1] 訊號描述： 接口信號. |
| 2020.12.14 | 20.4 | 20.0.0 | • 更新了ampInterlaken 模式和 Interlaken Look-aside 模式的硬體測試輸出（見章節） 測試硬件設計實例ample.
• 更新了 Interlaken Look-aside 設計 ex 的暫存器映射amp勒在節 註冊地圖. • 在部分中加入了成功硬體測試運行的通過標準 測試硬件設計實例ample. |
| 2020.10.16 | 20.2 | 19.3.0 | 更正了在 RX 側運行初始自適應校準的命令 測試硬件設計實例ample 部分。 |
| 2020.06.22 | 20.2 | 19.3.0 | • 設計前amp文件可用於 Interlaken Look-aside 模式。
• 設計擴充的硬體測試amp該文件適用於 Intel Agilex 設備變體。 • 添加 圖：Interlaken（第二代）設計 Ex 的高階框圖ample. • 更新了以下部分： — 硬體和軟體需求 — 目錄結構 • 修改了下圖以包含 Interlaken Look-aside 相關更新： — 圖：Interlaken（第二代）硬體設計ExampE-tile NRZ 模式變化的高階框圖 — 圖：Interlaken（第二代）硬體設計ExampE-tile PAM4 模式變化的高級框圖 • 更新 圖：IP 參數編輯器. |
| 持續… | |||
| 檔案版本 | 英特爾 Quartus Prime 版本 | IP版本 | 變化 |
| • 在章節中加入了有關時脈控制應用程式中的頻率設定的信息 編譯和配置 Design Examp硬件中的文件.
• 在以下部分中新增了 Interlaken Lookaside 的測試運行輸出： — 模擬設計實例amp測試平台 — 測試硬件設計實例ample • 新增了以下新訊號 接口信號 部分： — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • 新增了 Interlaken Look-aside 設計 ex 的暫存器映射amp進 部分：註冊地圖. |
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| 2019.09.30 | 19.3 | 19.2.1 | 刪除了 clk100。 mgmt_clk 用作以下 IO PLL 的參考時鐘：
• 圖：Interlaken（第二代）硬體設計ExampE-tile NRZ 模式變化的高級框圖. • 圖：Interlaken（第二代）硬體設計ExampE-tile PAM4 模式變化的高階框圖. |
| 2019.07.01 | 19.2 | 19.2 | 初次發布。 |
Interlaken（第二代）Intel Agilex® 2 FPGA IP 設計Examp用戶指南
文件/資源
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英特爾 Interlaken 第二代 Agilex 2 FPGA IP 設計Example [pdf] 使用者指南 Interlaken 第二代 Agilex 2 FPGA IP 設計Example，Interlaken，第二代 Agilex 2 FPGA IP 設計 Example, FPGA IP 設計實例ample，IP設計Example, 設計前ample |