Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example

Informácie o produkte

Interlaken (2. generácia) FPGA IP jadro je vlastnosťou Intel Agilex 7 FPGA. Poskytuje simulačný testovací stôl a hardvérový dizajn naprample, ktorý podporuje kompiláciu a testovanie hardvéru. Dizajn naprample je tiež k dispozícii pre funkciu Interlaken Look-aside. Jadro IP podporuje režim NRZ a PAM4 pre zariadenia E-tile a generuje dizajn napramppre všetky podporované kombinácie počtu jazdných pruhov a dátových rýchlostí.

Hardvérové ​​a softvérové ​​požiadavky
Konštrukcia jadra IP Interlaken (2. generácia) naprampvyžaduje Intel Agilex 7 F-Series Transceiver-SoC Development Kit. Ďalšie informácie nájdete v používateľskej príručke k vývojovej súprave.

Adresárová štruktúra
Generovaný Interlaken (2. generácia) naprample design obsahuje nasledujúce adresáre:

• example_design: Obsahuje hlavné files pre dizajn naprample.
• ilk_uflex: Obsahuje files súvisí s možnosťou Interlaken Look-aside mode.
• ila_uflex: Obsahuje files súvisí s možnosťou Interlaken Look-aside mode (vygeneruje sa len vtedy, keď je vybratá).

Návod na použitie produktu

Ak chcete použiť dizajn jadra FPGA IP Interlaken (2. generácie), naprample, postupujte podľa týchto krokov:

1. Uistite sa, že máte Intel Agilex 7 F-Series Transceiver-SoC Development Kit.
2. Zostavte dizajn naprample pomocou simulátora.
3. Vykonajte funkčnú simuláciu na overenie návrhu.
4. Vytvorte dizajn naprample pomocou editora parametrov.
5. Zostavte dizajn napramppomocou Quartus Prime.
6. Vykonajte testovanie hardvéru na overenie návrhu.

Poznámka: Možnosť Interlaken Look-aside mode je dostupná na výber v editore parametrov IP. Ak je vybratá, dodatočná files sa vygeneruje v adresári „ila_uflex“.

Sprievodca rýchlym spustením

• Interlaken (2. generácia) FPGA IP jadro poskytuje simulačný testovací stôl a hardvérový dizajn naprample, ktorý podporuje kompiláciu a testovanie hardvéru.
• Keď vytvoríte dizajn naprample, editor parametrov automaticky vytvorí fileJe potrebné simulovať, kompilovať a testovať dizajn v hardvéri.
• Dizajn naprample je tiež k dispozícii pre funkciu Interlaken Look-aside.
• Testovacia lavica a dizajn naprample podporuje režimy NRZ a PAM4 pre zariadenia E-tile.
• Interlaken (2. generácia) FPGA IP jadro generuje dizajn napramppre všetky podporované kombinácie počtu jazdných pruhov a dátových rýchlostí.

Obrázok 1. Vývojové kroky pre dizajn Prample

Konštrukcia jadra IP Interlaken (2. generácia) naprample podporuje nasledujúce funkcie:

• Interný režim sériovej slučky TX na RX
• Automaticky generuje pakety s pevnou veľkosťou
• Základné možnosti kontroly paketov
• Možnosť použiť systémovú konzolu na resetovanie dizajnu na účely opätovného testovania
• Adaptácia PMA

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne ​​odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb. *Iné názvy a značky môžu byť majetkom iných.

Obrázok 2. Vysokoúrovňová bloková schéma pre dizajn Interlaken (2. generácia) Príkladample

Súvisiace informácie

• Interlaken (2. generácia) FPGA IP užívateľská príručka
• Poznámky k vydaniu Intel FPGA IP Interlaken (2. generácia).

Hardvér a softvér

Hardvérové ​​a softvérové ​​požiadavky
Na testovanie example design, použite nasledujúci hardvér a softvér:

• Softvér Intel® Quartus® Prime Pro Edition
• Systémová konzola
• Podporované simulátory:
  • Siemens* EDA ModelSim* SE alebo QuestaSim*
  • Synopsys* VCS*
  • Kadencia* Xcelium*
• Intel Agilex® 7 F-Series Transceiver-SoC Development Kit (AGFB014R24A2E2V)

Súvisiace informácie
Používateľská príručka vývojovej súpravy Intel Agilex 7 F-Series Transceiver-SoC
Adresárová štruktúra
Konštrukcia jadra IP Interlaken (2. generácia) naprample file adresáre obsahujú nasledujúce vygenerované files pre dizajn naprample.

Obrázok 3. Adresárová štruktúra vygenerovaného Interlakena (2. generácia) Prample Dizajn

Hardvérová konfigurácia, simulácia a test files sa nachádzajú vample_installation_dir>/uflex_ilk_0_example_design.
Tabuľka 1. Interlaken (2. generácia) IP Core Hardware Design Prample File Popisy Tieto files sú vample_installation_dir>/uflex_ilk_0_example_design/ naprample_design/quartus adresár.

File Mená	Popis
example_design.qpf	Projekt Intel Quartus Prime file.
example_design.qsf	Nastavenia projektu Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Obmedzenie návrhu Synopsys file. Môžete kopírovať a upravovať pre svoj vlastný dizajn.
sysconsole_testbench.tcl	Hlavné file pre prístup k systémovej konzole

Tabuľka 2. Interlaken (2. generácia) IP Core Testbench File Popis
Toto file je vample_installation_dir>/uflex_ilk_0_example_design/ naprample_design/rtl.

File Meno	Popis
top_tb.sv	Testbench najvyššej úrovne file.

Tabuľka 3. Interlaken (2. generácia) IP Core Testbench skripty
Tieto files sú vample_installation_dir>/uflex_ilk_0_example_design/ naprampadresár le_design/testbench.

File Meno	Popis
vcstest.sh	Skript VCS na spustenie testovacej plochy.
vlog_pro.do	Skript ModelSim SE alebo QuestaSim na spustenie testovacej plochy.
xcelium.sh	Skript Xcelium na spustenie testovacej plochy.

Dizajn hardvéru Prample Components

• Bývalýample design spája systémové a PLL referenčné hodiny a požadované konštrukčné komponenty. Bývalýample design konfiguruje jadro IP v režime internej spätnej slučky a generuje pakety na rozhraní prenosu dát používateľa IP core TX. IP jadro posiela tieto pakety po internej slučkovej ceste cez transceiver.
• Po tom, čo prijímač jadra IP prijme pakety na spätnej slučke, spracuje ich
• Interlaken pakety a prenáša ich na používateľskom rozhraní prenosu dát RX. Bývalýample design kontroluje, či sa prijaté a odoslané pakety zhodujú.
• Hardvér naprampNávrh obsahuje externé PLL. Môžete preskúmať jasný text files do view sampkód, ktorý implementuje jeden možný spôsob pripojenia externých PLL k IP FPGA Interlaken (2. generácia).
• Hardvérový dizajn Interlaken (2. generácia) naprample obsahuje nasledujúce komponenty:
  • Interlaken (2. generácia) FPGA IP
  • Generátor paketov a kontrola paketov
  • JTAG ovládač, ktorý komunikuje so systémovou konzolou. S klientskou logikou komunikujete prostredníctvom systémovej konzoly.

Obrázok 4. Dizajn hardvéru Interlaken (2. generácia) Prample Vysokoúrovňový blokový diagram pre variácie režimu E-dlaždice NRZ

Hardvérový dizajn Interlaken (2. generácia) naprampSúbor, ktorý sa zameriava na variácie režimu E-tile PAM4, vyžaduje dodatočné hodiny mac_clkin, ktoré generuje IO PLL. Tento PLL musí používať rovnaké referenčné hodiny, ktoré riadia pll_ref_clk.
Obrázok 5. Dizajn hardvéru Interlaken (2. generácia) Prample Bloková schéma vysokej úrovne pre variácie režimu E-dlaždice PAM4

Pre variácie režimu E-tile PAM4, keď povolíte parameter Zachovať nevyužité kanály transceivera pre PAM4, pridá sa ďalší port referenčných hodín (pll_ref_clk [1]). Tento port musí byť riadený na rovnakej frekvencii, ako je definovaná v editore parametrov IP (referenčná frekvencia hodín pre zachované kanály). Možnosť Zachovať nevyužité kanály transceivera pre PAM4 je voliteľná. Pin a súvisiace obmedzenia priradené k týmto hodinám sú viditeľné v QSF, keď na generovanie dizajnu vyberiete vývojovú súpravu Intel Stratix® 10 alebo Intel Agilex 7.
Poznámka: Pre dizajn naprampV simulácii testbench vždy definuje rovnakú frekvenciu pre pll_ref_clk[0] a pll_ref_clk[1].
Súvisiace informácie
Používateľská príručka vývojovej súpravy Intel Agilex 7 F-Series Transceiver-SoC

Generovanie dizajnu
Obrázok 6. Postup

Podľa týchto krokov vygenerujte hardvér naprample design and testbench:

1. V softvéri Intel Quartus Prime Pro Edition kliknite na File ➤ New Project Wizard a vytvorte nový projekt Intel Quartus Prime alebo kliknite File ➤ Otvorte projekt a otvorte existujúci projekt Intel Quartus Prime. Sprievodca vás vyzve na zadanie zariadenia.
2. Zadajte rodinu zariadení Intel Agilex 7 a vyberte zariadenie pre svoj dizajn.
3. V katalógu IP nájdite a dvakrát kliknite na Interlaken (2nd Generation) Intel FPGA IP. Zobrazí sa okno Nový variant IP.
4. Zadajte názov najvyššej úrovne pre vašu vlastnú variáciu IP. Editor parametrov uloží nastavenia variácie IP do a file pomenovaný .ip.
5. Kliknite na tlačidlo OK. Zobrazí sa editor parametrov.
   Obrázok 7. Example Záložka Design v Interlaken (2nd Generation) Intel FPGA IP Parameter Editor
6. Na karte IP zadajte parametre pre variáciu jadra adresy IP.
7. Na karte Prispôsobenie PMA zadajte parametre prispôsobenia PMA, ak plánujete použiť prispôsobenie PMA pre variácie zariadenia E-tile. Tento krok je voliteľný:
   • Vyberte možnosť Enable adaptation load soft IP.
   • Poznámka: Keď je povolená adaptácia PMA, musíte na karte IP povoliť možnosť Enable Native PHY Debug Master Endpoint (NPDME).
   • Vyberte predvoľbu prispôsobenia PMA pre prispôsobenie PMA Vyberte parameter.
   • Kliknite na PMA Adaptation Preload, aby ste načítali počiatočné a priebežné parametre adaptácie.
   • Zadajte počet konfigurácií PMA, ktoré sa majú podporovať, keď sú povolené viaceré konfigurácie PMA, pomocou konfiguračného parametra Number of PMA.
   • Vyberte konfiguráciu PMA, ktorú chcete načítať alebo uložiť, pomocou Vyberte konfiguráciu PMA na načítanie alebo uloženie.
   • Kliknutím na položku Načítať prispôsobenie z vybratej konfigurácie PMA načítate vybraté nastavenia konfigurácie PMA.
   • Viac informácií o parametroch prispôsobenia PMA nájdete na E-dlaždice
     Transceiver PHY Užívateľská príručka.
8. Na ExampNa karte Návrh vyberte možnosť Simulácia na vygenerovanie testovacej plochy a vyberte možnosť Syntéza na vygenerovanie hardvéru napr.ampdizajn.
   • Poznámka: Musíte vybrať aspoň jednu z možností Simulácia alebo Syntéza vygenerovať príkladample Dizajn Files.
9. Pre Generovaný formát HDL vyberte Verilog alebo VHDL.
10. Pre Target Development Kit vyberte príslušnú možnosť.
    • Poznámka: Voliteľná súprava Intel Agilex 7 Transceiver SoC Development Kit je k dispozícii len vtedy, keď váš projekt špecifikuje názov zariadenia Intel Agilex 7 začínajúci na AGFA012 alebo AGFA014. Keď vyberiete možnosť Development Kit, priradenia pinov sa nastavia podľa čísla dielu zariadenia Intel Agilex 7 Development Kit AGFB014R24A2E2V a môžu sa líšiť od vybratého zariadenia. Ak máte v úmysle otestovať dizajn na hardvéri na inom PCB, vyberte možnosť Žiadne a vykonajte príslušné priradenia pinov v súbore .qsf file.
11. Kliknite na Generate Example Design. Výber Example Zobrazí sa okno Design Directory.
12. Ak chcete upraviť dizajn naprampcestu k adresáru alebo názov súboru zo zobrazených predvolených hodnôt (uflex_ilk_0_example_design), prejdite na novú cestu a zadajte nový dizajn naprample názov adresára.
13. Kliknite na tlačidlo OK.

Súvisiace informácie

• Používateľská príručka vývojovej súpravy Intel Agilex 7 F-Series Transceiver-SoC
• E-tile Transceiver PHY Užívateľská príručka

Simulácia dizajnu naprample Testbench
Pozri hardvérový dizajn Interlaken (2. generácia) Príkladample Blok vysokej úrovne pre variácie režimu NRZ E-tile a dizajn hardvéru Interlaken (2. generácia) Example Blok vysokej úrovne pre E-dlaždice Blokové diagramy variácií režimu PAM4 simulačného testovacieho stola.
Obrázok 8. Postup

Ak chcete simulovať testovaciu plochu, postupujte podľa týchto krokov:

1. V príkazovom riadku prejdite do adresára simulácie testbench. Adresár jeample_installation_dir>/example_design/ testbench pre zariadenia Intel Agilex 7.
2. Spustite simulačný skript pre podporovaný simulátor podľa vášho výberu. Skript skompiluje a spustí testovaciu plochu v simulátore. Váš skript by mal po dokončení simulácie skontrolovať, či sa počty SOP a EOP zhodujú. Pozrite si tabuľku Kroky spustenia simulácie.

Tabuľka 4. Kroky na spustenie simulácie

Simulátor	Pokyny
ModelSim SE alebo QuestaSim	Do príkazového riadku napíšte -do vlog_pro.do Ak uprednostňujete simuláciu bez vyvolania GUI ModelSim, zadajte vsim -c -do vlog_pro.do
VCS	Do príkazového riadka zadajte sh vcstest.sh
Xcelium	Do príkazového riadku napíšte sh xcelium.sh

Analyzujte výsledky. Úspešná simulácia odosiela a prijíma pakety a zobrazuje „Test PASSED“.
Testbench pre dizajn naprample dokončí nasledujúce úlohy:

• Instantuje Interlaken (2. generácia) Intel FPGA IP.
• Vytlačí stav PHY.
• Kontroluje synchronizáciu metarámca (SYNC_LOCK) a hranice slov (blokov) (WORD_LOCK).
• Čaká na uzamknutie a vyrovnanie jednotlivých pruhov.
• Spustí sa prenos paketov.
• Kontroluje štatistiku paketov:
  • Chyby CRC24
  • SOP
  • EOPs

Nasledujúce sampVýstup súboru ilustruje úspešný priebeh simulačného testu v režime Interlaken:

Poznámka: Dizajn Interlaken example simulation testbench odošle 100 paketov a prijme 100 paketov. Nasledujúce sampVýstup súboru ilustruje úspešný priebeh simulačného testu v režime Interlaken Look-aside:

Poznámka: Počet paketov (SOP a EOP) sa líši podľa jazdného pruhu v dizajne Interlaken Lookaside example simulácia sample výstup.
Súvisiace informácie
Dizajn hardvéru Prample Komponenty na strane 6

Kompilácia a konfigurácia dizajnu Príkladample v hardvéri
Obrázok 9. Postup

Na zostavenie a spustenie demonštračného testu na hardvéri naprample design, postupujte podľa týchto krokov:

1. Zabezpečte hardvér naprampgenerácia dizajnu je dokončená.
2. V softvéri Intel Quartus Prime Pro Edition otvorte projekt Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. V ponuke Spracovanie kliknite na položku Spustiť kompiláciu.
4. Po úspešnom zostavení sa súbor .sof file je k dispozícii vo vami zadanom adresári. Pri programovaní hardvéru postupujte podľa týchto krokov, naprampdizajn na zariadení Intel Agilex 7:
   • a. Pripojte Intel Agilex 7 F-Series Transceiver-SoC Development Kit k hostiteľskému počítaču.
   • b. Spustite aplikáciu Clock Control, ktorá je súčasťou vývojového kitu, a nastavte nové frekvencie pre dizajn naprample. Nižšie je uvedené nastavenie frekvencie v aplikácii Clock Control:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Nastavte na hodnotu pll_ref_clk(1) podľa vašich požiadaviek na dizajn.
   • c. V ponuke Nástroje kliknite na položku Programátor.
   • d. V Programátore kliknite na Nastavenie hardvéru.
   • e. Vyberte programovacie zariadenie.
   • f. Vyberte a pridajte Intel Agilex 7 F-Series Transceiver-SoC Development Kit, ku ktorému sa môže pripojiť vaša relácia Intel Quartus Prime.
   • g. Uistite sa, že režim je nastavený na JTAG.
   • h. Vyberte zariadenie Intel Agilex 7 a kliknite na Pridať zariadenie. Programátor zobrazí blokovú schému spojení medzi zariadeniami na vašej doske.
   • i. V riadku s vaším .sof začiarknite políčko pre .sof.
   • j. Začiarknite políčko v stĺpci Program/Konfigurovať.
   • k. Kliknite na tlačidlo Štart.

Súvisiace informácie

• Programovanie zariadení Intel FPGA na strane 0
• Analýza a ladenie návrhov pomocou systémovej konzoly
• Používateľská príručka vývojovej súpravy Intel Agilex 7 F-Series Transceiver-SoC

Testovanie dizajnu hardvéru Prample
Po kompilácii interlakenského (2nd Generation) Intel FPGA IP core design exampAk chcete nakonfigurovať svoje zariadenie, môžete pomocou systémovej konzoly naprogramovať jadro IP a jeho vstavané registre jadra Native PHY IP.

Postupujte podľa týchto krokov, aby ste vyvolali systémovú konzolu a otestovali dizajn hardvéru naprample:

1. V softvéri Intel Quartus Prime Pro Edition v ponuke Nástroje kliknite na položku Nástroje na ladenie systému ➤ Systémová konzola.
2. Zmeňte naample_installation_dir>example_design/ hwtest adresár.
3. Ak chcete otvoriť spojenie s JTAG master, zadajte nasledujúci príkaz: source sysconsole_testbench.tcl
4. Interný režim sériovej slučky môžete zapnúť s nasledujúcim dizajnom naprample povely:
   • a. stat: Vytlačí všeobecné informácie o stave.
   • b. sys_reset: Resetuje systém.
   • c. loop_on: Zapne internú sériovú spätnú slučku.
   • d. run_example_design: Spustí návrh naprample.
   • Poznámka: Pred run_ex musíte spustiť príkaz loop_onamppríkaz le_design. Run_example_design spúšťa nasledujúce príkazy v poradí: sys_reset->stat->gen_on->stat->gen_off.
   • Poznámka: Keď vyberiete možnosť Enable adaptation load soft IP, run_exampPríkaz le_design vykoná úvodnú adaptačnú kalibráciu na strane RX spustením príkazu run_load_PMA_configuration.
5. Režim internej sériovej slučky môžete vypnúť pomocou nasledujúceho dizajnu napramppríkaz le:
   • a. loop_off: Vypne internú sériovú spätnú slučku.
6. Jadro IP môžete naprogramovať s nasledujúcim dodatočným dizajnom naprample povely:
   • a. gen_on: Povolí generátor paketov.
   • b. gen_off: Zakáže generátor paketov.
   • c. run_test_loop: Spustí test pre časy pre variácie E-tile NRZ a PAM4.
   • d. clear_err: Vymaže všetky chybové bity.
   • e. set_test_mode : Nastaví test na spustenie v špecifickom režime.
   • f. get_test_mode: Vypíše aktuálny testovací režim.
   • g. set_burst_size : Nastaví veľkosť zhluku v bajtoch.
   • h. get_burst_size: Vytlačí informácie o veľkosti série.

Úspešný test vytlačí správu HW_TEST:PASS. Nižšie sú uvedené kritériá na úspešné absolvovanie testu:

• Žiadne chyby pre CRC32, CRC24 a checker.
• Odoslané SOP a EOP by sa mali zhodovať s prijatými.

Nasledujúce sampVýstup súboru ilustruje úspešný testovací chod v režime Interlaken:

Úspešný test vypíše správu HW_TEST: PASS. Nižšie sú uvedené kritériá na úspešné absolvovanie testu:

• Žiadne chyby pre CRC32, CRC24 a checker.
• Odoslané SOP a EOP by sa mali zhodovať s prijatými.

Nasledujúce sampVýstup súboru ilustruje úspešný testovací chod v režime Interlaken Lookaside:

Dizajn naprample popis

Dizajn naprample demonštruje funkcie jadra Interlaken IP.

Súvisiace informácie
Interlaken (2. generácia) FPGA IP užívateľská príručka

Dizajn naprample Správanie
Ak chcete otestovať dizajn v hardvéri, zadajte do systémovej konzoly nasledujúce príkazy::

1. Zdroj nastavenia file:
   • % zdrojaample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Spustite test:
   • % run_example_design
3. Hardvérový dizajn Interlaken (2. generácia) naprample dokončí nasledujúce kroky:
   • a. Resetuje IP adresu Interlaken (2. generácie).
   • b. Konfiguruje IP Interlaken (2. generácia) v režime vnútornej slučky.
   • c. Odošle prúd paketov Interlaken s preddefinovanými údajmi v užitočnom zaťažení do rozhrania prenosu používateľských údajov TX jadra IP.
   • d. Kontroluje prijaté pakety a hlási stav. Kontrola paketov, ktorá je súčasťou hardvérového dizajnu naprample poskytuje nasledujúce základné možnosti kontroly paketov:
     • Skontroluje, či je sekvencia prenášaných paketov správna.
     • Skontroluje, či sa prijaté dáta zhodujú s očakávanými hodnotami, a to tak, že zabezpečí, aby sa počty začiatku paketu (SOP) a konca paketu (EOP) zhodovali počas prenosu a prijímania údajov.

Signály rozhrania
Tabuľka 5. Dizajn naprample Signály rozhrania

Názov portu	Smer	Šírka (bity)	Popis
mgmt_clk	Vstup	1	Vstup systémových hodín. Frekvencia hodín musí byť 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Vstup	1/2	Referenčné hodiny transceiveru. Poháňa RX CDR PLL.
pokračovanie…

Názov portu	Smer	Šírka (bity)	Popis
			pll_ref_clk[1] je k dispozícii iba vtedy, keď povolíte Nepoužité uchovať Poznámka: kanály transceiveru pre PAM4 variácie IP v režime E-tile PAM4.
rx_pin	Vstup	Počet jazdných pruhov	Dátový kolík prijímača SERDES.
tx_pin	Výstup	Počet jazdných pruhov	Odoslanie údajov PIN SERDES.
rx_pin_n	Vstup	Počet jazdných pruhov	Dátový kolík prijímača SERDES. Tento signál je dostupný iba vo variantoch zariadenia v režime E-tile PAM4.
tx_pin_n	Výstup	Počet jazdných pruhov	Odoslanie údajov PIN SERDES. Tento signál je dostupný iba vo variantoch zariadenia v režime E-tile PAM4.
mac_clk_pll_ref	Vstup	1	Tento signál musí byť riadený PLL a musí používať rovnaký zdroj hodín, ktorý riadi pll_ref_clk. Tento signál je dostupný iba vo variantoch zariadenia v režime E-tile PAM4.
usr_pb_reset_n	Vstup	1	Obnovenie systému.

Súvisiace informácie
Signály rozhrania

Registrovať mapu
Poznámka: • Dizajn naprampAdresa registra začína 0x20**, zatiaľ čo adresa základného registra Interlaken IP začína 0x10**.

• Prístupový kód: RO – len na čítanie a RW – na čítanie/zápis.
• Systémová konzola číta dizajn example registruje a oznamuje stav testu na obrazovke.

Tabuľka 6. Dizajn naprample Registrovať mapu pre Interlaken Design Example

Offset	Meno	Prístup	Popis
8:00	Rezervované
8:01	Rezervované
8:02	Resetovanie PLL systému	RO	Nasledujúce bity označujú požiadavku na reset systému PLL a hodnotu povolenia: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	Zarovnaný pruh RX	RO	Označuje zarovnanie jazdného pruhu RX.
8:04	SLOVO zamknuté	RO	[NUM_LANES–1:0] – Identifikácia hraníc slova (bloku).
pokračovanie…

Keď pre parameter PAM4 povolíte Zachovať nevyužité kanály transceivera, pridá sa ďalší port referenčných hodín, aby sa zachoval nepoužitý podriadený kanál PAM4.

Offset	Meno	Prístup	Popis
8:05	Synchronizácia je uzamknutá	RO	[NUM_LANES–1:0] – Synchronizácia metasnímkov.
8:06 – 8:09	Počet chýb CRC32	RO	Označuje počet chýb CRC32.
8'h0A	Počet chýb CRC24	RO	Označuje počet chýb CRC24.
8'h0B	Signál pretečenia/podtečenia	RO	Nasledujúce bity označujú: • Bit [3] – signál podtečenia TX • Bit [2] – signál pretečenia TX • Bit [1] – signál pretečenia RX
8'h0C	Počet SOP	RO	Označuje počet SOP.
8'h0D	Počet EOP	RO	Označuje počet EOP
8'h0E	Počet chýb	RO	Označuje počet nasledujúcich chýb: • Strata vyrovnania jazdných pruhov • Neplatné kontrolné slovo • Nelegálny vzor orámovania • Chýbajúci indikátor SOP alebo EOP
8'h0F	send_data_mm_clk	RW	Zapíšte 1 do bitu [0], aby ste povolili signál generátora.
8:10	Chyba kontroly		Označuje chybu kontroly. (Chyba údajov SOP, chyba čísla kanála a chyba údajov PLD)
8:11	Systémový PLL zámok	RO	Bit [0] označuje indikáciu uzamknutia PLL.
8:14	Počet TX SOP	RO	Označuje počet SOP generovaných generátorom paketov.
8:15	Počet TX EOP	RO	Označuje počet EOP generovaných generátorom paketov.
8:16	Nepretržitý paket	RW	Zapíšte 1 do bitu [0], aby ste povolili nepretržitý paket.
8:39	Počet chýb ECC	RO	Označuje počet chýb ECC.
8:40	Počet opravených chýb ECC	RO	Označuje počet opravených chýb ECC.

Dizajn naprample Registrovať mapu pre Interlaken Look-aside Design Example
Použite túto mapu registra pri generovaní dizajnu naprample so zapnutým parametrom Enable Interlaken Look-aside mode.

Offset	Meno	Prístup	Popis
8:00	Rezervované
8:01	Vynulovanie počítadla	RO	Zápis 1 do bitu [0] vymaže počítadlo TX a RX s rovnakým bitom.
8:02	Resetovanie PLL systému	RO	Nasledujúce bity označujú požiadavku na reset systému PLL a hodnotu povolenia: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8:03	Zarovnaný pruh RX	RO	Označuje zarovnanie jazdného pruhu RX.
8:04	SLOVO zamknuté	RO	[NUM_LANES–1:0] – Identifikácia hraníc slova (bloku).
8:05	Synchronizácia je uzamknutá	RO	[NUM_LANES–1:0] – Synchronizácia metasnímkov.
8:06 – 8:09	Počet chýb CRC32	RO	Označuje počet chýb CRC32.
8'h0A	Počet chýb CRC24	RO	Označuje počet chýb CRC24.
pokračovanie…

Offset	Meno	Prístup	Popis
8'h0B	Rezervované
8'h0C	Počet SOP	RO	Označuje počet SOP.
8'h0D	Počet EOP	RO	Označuje počet EOP
8'h0E	Počet chýb	RO	Označuje počet nasledujúcich chýb: • Strata vyrovnania jazdných pruhov • Neplatné kontrolné slovo • Nelegálny vzor orámovania • Chýbajúci indikátor SOP alebo EOP
8'h0F	send_data_mm_clk	RW	Zapíšte 1 do bitu [0], aby ste povolili signál generátora.
8:10	Chyba kontroly	RO	Označuje chybu kontroly. (Chyba údajov SOP, chyba čísla kanála a chyba údajov PLD)
8:11	Systémový PLL zámok	RO	Bit [0] označuje indikáciu uzamknutia PLL.
8:13	Počet latencie	RO	Označuje počet latencie.
8:14	Počet TX SOP	RO	Označuje počet SOP generovaných generátorom paketov.
8:15	Počet TX EOP	RO	Označuje počet EOP generovaných generátorom paketov.
8:16	Nepretržitý paket	RO	Zapíšte 1 do bitu [0], aby ste povolili nepretržitý paket.
8:17	Počítadlo TX a RX je rovnaké	RW	Indikuje, že počítadlo TX a RX sú rovnaké.
8:23	Povoliť latenciu	WO	Ak chcete povoliť meranie latencie, zapíšte 1 do bitu [0].
8:24	Pripravená latencia	RO	Indikuje, že meranie latencie je pripravené.

Interlaken (2. generácia) Intel Agilex 7 FPGA IP Design Example Archív používateľských príručiek

• Najnovšie a predchádzajúce verzie tejto používateľskej príručky nájdete v Interlaken (2
• generácie) Intel Agilex 7 FPGA IP Design Example HTML verzia používateľskej príručky. Vyberte verziu a kliknite na tlačidlo Stiahnuť. Ak IP alebo verzia softvéru nie je uvedená, platí používateľská príručka pre predchádzajúcu verziu IP alebo softvéru.
• Verzie IP sú rovnaké ako verzie softvéru Intel Quartus Prime Design Suite až po v19.1. Od verzie softvéru Intel Quartus Prime Design Suite 19.2 alebo novšej majú jadrá IP novú schému verzovania IP.

História revízií dokumentu pre Interlaken (2. generácia) Intel Agilex 7 FPGA IP Design Example Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2023.06.26	23.2	21.1.1	• Pridaná podpora VHDL pre syntézu a simulačný model. • Aktualizovaný názov skupiny produktov na „Intel Agilex 7“.
2022.08.03	21.3	20.0.1	Opravené OPN zariadenia pre vývojovú súpravu Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Pridaná podpora pre simulátor QuestaSim. • Odstránená podpora pre simulátor NCSim.
2021.02.24	20.4	20.0.1	• Pridané informácie o zachovaní nepoužitého kanála transceivera pre PAM4 v časti: Dizajn hardvéru Prample Components. • Pridaný popis signálu pll_ref_clk[1] v sekcii: Signály rozhrania.
2020.12.14	20.4	20.0.0	• Aktualizovaný sample výstup hardvérového testu pre režim Interlaken a režim prehliadania Interlaken v časti Testovanie dizajnu hardvéru Prample. • Aktualizovaná mapa registra pre dizajn Interlaken Look-aside example v sekcii Registrovať mapu. • Do sekcie boli pridané kritériá úspešného vykonania testu hardvéru Testovanie dizajnu hardvéru Prample.
2020.10.16	20.2	19.3.0	Opravený príkaz na spustenie úvodnej adaptačnej kalibrácie na strane RX Testovanie dizajnu hardvéru Prample oddiele.
2020.06.22	20.2	19.3.0	• Dizajn naprample je k dispozícii pre režim Interlaken Lookaside. • Hardvérové ​​testovanie dizajnu naprample je k dispozícii pre varianty zariadení Intel Agilex. • Pridané Obrázok: Bloková schéma vysokej úrovne pre dizajn Interlaken (2. generácia) Príkladample. • Aktualizované nasledujúce sekcie: —   Hardvérové ​​a softvérové ​​požiadavky —   Adresárová štruktúra • Upravené nasledujúce obrázky tak, aby zahŕňali aktualizáciu týkajúcu sa Interlaken Look-aside: —   Obrázok: Dizajn hardvéru Interlaken (2. generácia) Prample Bloková schéma vysokej úrovne pre variácie režimu Etile NRZ —   Obrázok: Dizajn hardvéru Interlaken (2. generácia) Prample Bloková schéma vysokej úrovne pre variácie režimu Etile PAM4 • Aktualizované Obrázok: Editor parametrov IP.
pokračovanie…

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
			• Pridané informácie o nastaveniach frekvencie v aplikácii na ovládanie hodín v sekcii Kompilácia a konfigurácia dizajnu Príkladample v hardvéri. • Pridané výstupy testovacej prevádzky pre Interlaken Lookaside v nasledujúcich častiach: —   Simulácia dizajnu naprample Testbench —   Testovanie dizajnu hardvéru Prample • Pridané nasledujúce nové signály Signály rozhrania sekcia: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Pridaná mapa registra pre dizajn Interlaken Look-aside example dnu sekcia: Mapa registrácie.
2019.09.30	19.3	19.2.1	Odstránené clk100. mgmt_clk slúži ako referenčné hodiny pre IO PLL v nasledujúcom: •    Obrázok: Dizajn hardvéru Interlaken (2. generácia) Prample Vysokoúrovňový blokový diagram pre variácie režimu E-dlaždice NRZ. •    Obrázok: Dizajn hardvéru Interlaken (2. generácia) Prample Bloková schéma vysokej úrovne pre variácie režimu E-dlaždice PAM4.
2019.07.01	19.2	19.2	Prvotné uvoľnenie.

Interlaken (2. generácia) Intel Agilex® 7 FPGA IP Design Example Používateľská príručka

Dokumenty / zdroje

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example [pdf] Používateľská príručka Interlaken 2nd Generation Agilex 7 FPGA IP Design Example, Interlaken, 2. generácia Agilex 7 FPGA IP Design Prample, FPGA IP Design Prample, IP Design Prample, Design Example

Referencie

• Používateľská príručka