Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example

Informazzjoni dwar il-Prodott

Il-qalba tal-IP FPGA Interlaken (it-2 Ġenerazzjoni) hija karatteristika tal-Intel Agilex 7 FPGA. Jipprovdi testbench ta' simulazzjoni u disinn ta' hardware example li jappoġġja l-kumpilazzjoni u l-ittestjar tal-ħardwer. Id-disinn example hija wkoll disponibbli għall-karatteristika Interlaken Look-aside. Il-qalba tal-IP tappoġġja l-mod NRZ u PAM4 għal apparati E-tile u tiġġenera disinn examples għall-kombinazzjonijiet kollha appoġġjati tan-numru ta' korsiji u r-rati tad-dejta.

Ħtiġijiet ta' ħardwer u softwer
Id-disinn tal-qalba tal-IP Interlaken (it-2 Ġenerazzjoni) example teħtieġ l-Intel Agilex 7 F-Series Transceiver-SoC Development Kit. Jekk jogħġbok irreferi għall-Gwida għall-Utent tal-kit ta 'żvilupp għal aktar informazzjoni.

Struttura tad-Direttorju
L-Interlaken iġġenerat (it-2 Ġenerazzjoni) exampId-disinn tal-le jinkludi d-direttorji li ġejjin:

• example_design: Fih il-prinċipali files għad-disinn example.
• ilk_uflex: Fih files relatati mal-għażla tal-modalità Ħares-aside Interlaken.
• ila_uflex: Fih files relatati mal-għażla tal-modalità Ħares-aside Interlaken (ġenerata biss meta magħżula).

Istruzzjonijiet għall-Użu tal-Prodott

Biex tuża l-Interlaken (2nd Generation) FPGA IP core disinn example, segwi dawn il-passi:

1. Kun żgur li għandek l-Intel Agilex 7 F-Series Transceiver-SoC Development Kit.
2. Iġbor id-disinn example bl-użu ta' simulatur.
3. Wettaq simulazzjoni funzjonali biex tivverifika d-disinn.
4. Iġġenera d-disinn example billi tuża l-editur tal-parametri.
5. Iġbor id-disinn example bl-użu ta' Quartus Prime.
6. Wettaq l-ittestjar tal-ħardwer biex tivvalida d-disinn.

Nota: L-għażla tal-modalità Look-aside ta' Interlaken hija disponibbli għall-għażla fl-editur tal-parametri IP. Jekk magħżula, addizzjonali files se jiġu ġġenerati fid-direttorju “ila_uflex”.

Gwida Quick Start

• Il-qalba tal-IP FPGA Interlaken (it-2 Ġenerazzjoni) tipprovdi testbench ta' simulazzjoni u disinn tal-ħardwer example li jappoġġja l-kumpilazzjoni u l-ittestjar tal-ħardwer.
• Meta tiġġenera d-disinn example, l-editur tal-parametru awtomatikament joħloq il- files meħtieġa biex jissimulaw, jikkompilaw, u jittestjaw id-disinn fil-ħardwer.
• Id-disinn example hija wkoll disponibbli għal Interlaken Ħares-aside karatteristika.
• Il-bank tat-test u d-disinn example jappoġġja l-mod NRZ u PAM4 għal apparati E-tajl.
• Il-qalba FPGA IP Interlaken (it-2 Ġenerazzjoni) tiġġenera disinn examples għall-kombinazzjonijiet kollha appoġġjati tan-numru ta' korsiji u r-rati tad-dejta.

Figura 1. Passi ta' Żvilupp għad-Disinn Eżample

Id-disinn tal-qalba tal-IP Interlaken (it-2 Ġenerazzjoni) example jappoġġja l-karatteristiċi li ġejjin:

• Modalità loopback tas-serje interna TX għal RX
• Jiġġenera awtomatikament pakketti ta 'daqs fiss
• Kapaċitajiet bażiċi ta 'kontroll tal-pakkett
• Kapaċità li tuża System Console biex tirrisettja d-disinn għal skopijiet ta 'ttestjar mill-ġdid
• Adattament PMA

Korporazzjoni Intel. Id-drittijiet kollha riżervati. Intel, il-logo Intel, u marki oħra Intel huma trademarks ta' Intel Corporation jew is-sussidjarji tagħha. Intel tiggarantixxi l-prestazzjoni tal-prodotti FPGA u semikondutturi tagħha skont l-ispeċifikazzjonijiet attwali skont il-garanzija standard ta 'Intel, iżda tirriżerva d-dritt li tagħmel bidliet fi kwalunkwe prodott u servizz fi kwalunkwe ħin mingħajr avviż. Intel ma tassumi l-ebda responsabbiltà jew responsabbiltà li tirriżulta mill-applikazzjoni jew l-użu ta' kwalunkwe informazzjoni, prodott jew servizz deskritt hawnhekk ħlief kif miftiehem espressament bil-miktub minn Intel. Il-klijenti Intel huma avżati biex jiksbu l-aħħar verżjoni tal-ispeċifikazzjonijiet tal-apparat qabel ma jiddependu fuq kwalunkwe informazzjoni ppubblikata u qabel ma jagħmlu ordnijiet għal prodotti jew servizzi. *Ismijiet u marki oħra jistgħu jiġu mitluba bħala proprjetà ta’ ħaddieħor.

Figura 2. Dijagramma tal-Blokk ta' Livell Għoli għal Disinn ta' Interlaken (it-Tieni Ġenerazzjoni) Eżample

Informazzjoni Relatata

• Interlaken (it-Tieni Ġenerazzjoni) Gwida għall-Utent FPGA IP
• Interlaken (it-2 Ġenerazzjoni) Intel FPGA IP Rilaxx Noti

Ħardwer u Software

Ħtiġijiet ta' ħardwer u softwer
Biex tittestja l-example disinn, uża l-ħardwer u s-softwer li ġejjin:

• Softwer Intel® Quartus® Prime Pro Edition
• Console tas-Sistema
• Simulaturi appoġġjati:
  • Siemens* EDA ModelSim* SE jew QuestaSim*
  • Synopsys* VCS*
  • Cadence* Xcelium*
• Kit ta' Żvilupp Intel Agilex® 7 F-Series Transceiver-SoC (AGFB014R24A2E2V)

Informazzjoni Relatata
Gwida għall-Utent tal-Kit għall-Iżvilupp tal-Intel Agilex 7 F-Series Transceiver-SoC
Struttura tad-Direttorju
Id-disinn tal-qalba tal-IP Interlaken (it-2 Ġenerazzjoni) example file direttorji fihom dan li ġej iġġenerat files għad-disinn example.

Figura 3. Struttura tad-Direttorju tal-Interlaken Ġenerat (it-Tieni Ġenerazzjoni) Eżample Disinn

Il-konfigurazzjoni tal-ħardwer, is-simulazzjoni u t-test files jinsabu fiample_installation_dir>/uflex_ilk_0_example_design.
Tabella 1. Interlaken (it-2 Ġenerazzjoni) IP Core Hardware Design Example File Deskrizzjonijiet Dawn files huma fil-ample_installation_dir>/uflex_ilk_0_example_design/ exampdirettorju le_design/quartus.

File Ismijiet	Deskrizzjoni
example_design.qpf	Proġett Intel Quartus Prime file.
example_design.qsf	Is-settings tal-proġett Intel Quartus Prime file
example_design.sdc jtag_template_template.sdc	Restrizzjoni tad-Disinn Synopsys file. Tista 'tikkopja u timmodifika għad-disinn tiegħek stess.
sysconsole_testbench.tcl	Prinċipali file għall-aċċess tas-System Console

Tabella 2. Interlaken (it-2 Ġenerazzjoni) IP Core Testbench File Deskrizzjoni
Dan file jinsab fil-ample_installation_dir>/uflex_ilk_0_example_design/ exampdirettorju le_design/rtl.

File Isem	Deskrizzjoni
top_tb.sv	Testbench tal-ogħla livell file.

Tabella 3. Interlaken (it-2 Ġenerazzjoni) IP Core Testbench Scripts
Dawn files huma fil-ample_installation_dir>/uflex_ilk_0_example_design/ exampdirettorju le_design/testbench.

File Isem	Deskrizzjoni
vcstest.sh	L-iskrittura VCS biex tmexxi t-testbench.
vlog_pro.do	L-iskrittura ModelSim SE jew QuestaSim biex tmexxi t-testbench.
xcelium.sh	L-iskrittura Xcelium biex tmexxi t-testbench.

Disinn tal-Ħardwer Eżample Komponenti

• L-example disinn jgħaqqad sistema u arloġġi ta 'referenza PLL u komponenti tad-disinn meħtieġa. L-example disinn jikkonfigura l-qalba IP fil-modalità loopback intern u jiġġenera pakketti fuq l-interface tat-trasferiment tad-data tal-utent IP core TX. Il-qalba tal-IP tibgħat dawn il-pakketti fuq il-passaġġ tal-loopback intern permezz tat-transceiver.
• Wara li r-riċevitur tal-qalba tal-IP jirċievi l-pakketti fuq il-mogħdija loopback, jipproċessa l-
• Interlaken jippakkja u jittrażmettihom fuq l-interface tat-trasferiment tad-dejta tal-utent RX. L-example disinn jiċċekkja li l-pakketti riċevuti u trażmessi jaqblu.
• Il-ħardwer example disinn jinkludi PLLs esterni. Tista' teżamina t-test ċar files biex view sampil-kodiċi li jimplimenta metodu wieħed possibbli biex jgħaqqad PLLs esterni mal-IP FPGA ta' Interlaken (it-2 Ġenerazzjoni).
• Id-disinn tal-ħardwer Interlaken (it-2 Ġenerazzjoni) example tinkludi l-komponenti li ġejjin:
  • Interlaken (it-2 Ġenerazzjoni) FPGA IP
  • Packet Generator u Packet Checker
  • JTAG kontrollur li jikkomunika mas-System Console. Inti tikkomunika mal-loġika tal-klijent permezz tas-System Console.

Figura 4. Interlaken (2nd Generation) Hardware Design Example Dijagramma tal-Blokk ta 'Livell Għoli għal Varjazzjonijiet tal-Modalità NRZ E-tile

Id-disinn tal-ħardwer Interlaken (it-2 Ġenerazzjoni) example li jimmira varjazzjonijiet tal-mod E-tile PAM4 jeħtieġ arloġġ addizzjonali mac_clkin li l-IO PLL jiġġenera. Dan il-PLL irid juża l-istess arloġġ ta' referenza li jmexxi l-pll_ref_clk.
Figura 5. Interlaken (2nd Generation) Hardware Design Example Dijagramma ta 'Blokk ta' Livell Għoli għal Varjazzjonijiet tal-Modalità PAM4 E-tile

Għall-varjazzjonijiet tal-mod E-tile PAM4, meta tattiva l-parametru Ippreserva l-kanali tat-transceiver mhux użati għall-PAM4, jiżdied port tal-arloġġ ta' referenza addizzjonali (pll_ref_clk [1]). Dan il-port għandu jiġi misjuq bl-istess frekwenza kif definita fl-editur tal-parametri IP (Frekwenza tal-arloġġ ta' referenza għal kanali ppreservati). Il-Kanali tat-transceiver Preserve mhux użati għal PAM4 hija fakultattiva. Il-pin u r-restrizzjonijiet relatati assenjati għal dan l-arloġġ huma viżibbli fil-QSF meta tagħżel kit ta 'żvilupp Intel Stratix® 10 jew Intel Agilex 7 għall-ġenerazzjoni tad-disinn.
Nota: Għad-disinn example simulazzjoni, it-testbench dejjem jiddefinixxi l-istess frekwenza għal pll_ref_clk[0] u pll_ref_clk[1].
Informazzjoni Relatata
Gwida għall-Utent tal-Kit għall-Iżvilupp tal-Intel Agilex 7 F-Series Transceiver-SoC

Ġenerazzjoni tad-Disinn
Figura 6. Proċedura

Segwi dawn il-passi biex tiġġenera l-ħardwer exampid-disinn u l-bank tat-test:

1. Fis-softwer Intel Quartus Prime Pro Edition, ikklikkja File ➤ Wizard tal-Proġett Ġdid biex toħloq proġett ġdid Intel Quartus Prime, jew ikklikkja File ➤ Proġett Miftuħ biex tiftaħ proġett Intel Quartus Prime eżistenti. Il-wizard iqanqlek biex tispeċifika apparat.
2. Speċifika l-familja tat-tagħmir Intel Agilex 7 u agħżel it-tagħmir għad-disinn tiegħek.
3. Fil-Katalgu IP, sib u kklikkja darbtejn fuq Interlaken (it-Tieni Ġenerazzjoni) Intel FPGA IP. Tidher it-tieqa New IP Variant.
4. Speċifika isem tal-ogħla livell għall-varjazzjoni tal-IP tad-dwana tiegħek. L-editur tal-parametri jiffranka s-settings tal-varjazzjoni tal-IP f'a file jismu .ip.
5. Ikklikkja OK. Jidher l-editur tal-parametri.
   Figura 7. Example Design Tab fl-Editur tal-Parametru tal-IP Intel FPGA Interlaken (2nd Generation).
6. Fuq it-tab IP, speċifika l-parametri għall-varjazzjoni tal-qalba tal-IP tiegħek.
7. Fuq it-tab Adattament PMA, speċifika l-parametri ta 'adattament PMA jekk qed tippjana li tuża adattament PMA għall-varjazzjonijiet tal-apparat E-tile tiegħek. Dan il-pass huwa fakultattiv:
   • Agħżel Enable adapter load soft IP għażla.
   • Nota: Trid tattiva l-għażla Enable Native PHY Debug Master Endpoint (NPDME) fuq it-tab IP meta l-adattament PMA huwa attivat.
   • Agħżel adattament PMA issettjat minn qabel għall-adattament PMA Agħżel parametru.
   • Ikklikkja PMA Adattament Preload biex tagħbija l-parametri ta 'adattament inizjali u kontinwu.
   • Speċifika n-numru ta' konfigurazzjonijiet PMA li trid tappoġġja meta konfigurazzjonijiet multipli PMA huma attivati ​​bl-użu tal-parametru Numru ta' konfigurazzjoni PMA.
   • Agħżel liema konfigurazzjoni PMA tgħabbi jew taħżen billi tuża Agħżel konfigurazzjoni PMA biex tgħabbi jew taħżen.
   • Ikklikkja Tagħbija l-adattament mill-konfigurazzjoni tal-PMA magħżula biex tagħbija s-settings tal-konfigurazzjoni tal-PMA magħżula.
   • Għal aktar informazzjoni dwar il-parametri tal-adattament tal-PMA, irreferi għall-E-tile
     Gwida għall-Utent tat-Transceiver PHY.
8. Fuq l-Eżample Tab tad-Disinn, agħżel l-għażla Simulazzjoni biex tiġġenera t-testbench, u agħżel l-għażla Sintesi biex tiġġenera l-ħardwer exampdisinn.
   • Nota: Trid tagħżel mill-inqas waħda mill-għażliet ta 'Simulazzjoni jew Sintesi jiġġeneraw l-Example Disinn Files.
9. Għal Format HDL Ġenerat, agħżel Verilog jew VHDL.
10. Għal Target Development Kit agħżel l-għażla xierqa.
    • Nota: L-għażla Intel Agilex 7 F-Series Transceiver SoC Development Kit hija disponibbli biss meta l-proġett tiegħek jispeċifika l-isem tal-apparat Intel Agilex 7 li jibda b'AGFA012 jew AGFA014. Meta tagħżel l-għażla tal-Kit tal-Iżvilupp, l-assenjazzjonijiet tal-brilli jiġu ssettjati skont in-numru tal-parti tal-apparat tal-Intel Agilex 7 Development Kit AGFB014R24A2E2V u jistgħu jkunu differenti mill-apparat magħżul tiegħek. Jekk biħsiebek tittestja d-disinn fuq ħardwer fuq PCB differenti, agħżel l-għażla Xejn u agħmel l-assenjazzjonijiet xierqa tal-pin fil-.qsf file.
11. Ikklikkja Iġġenera Example Disinn. L-Agħżel Example Tieqa tad-Direttorju tad-Disinn tidher.
12. Jekk trid timmodifika d-disinn exampmogħdija tad-direttorju tal-le jew isem mill-inadempjenzi murija (uflex_ilk_0_example_design), fittex il-mogħdija l-ġdida u ttajpja d-disinn il-ġdid exampisem tad-direttorju le.
13. Ikklikkja OK.

Informazzjoni Relatata

• Gwida għall-Utent tal-Kit għall-Iżvilupp tal-Intel Agilex 7 F-Series Transceiver-SoC
• E-tile Transceiver Gwida għall-Utent PHY

Simulazzjoni tad-Disinn Eżample Testbench
Irreferi għal Interlaken (2nd Generation) Hardware Design Example Blokk ta' Livell Għoli għal Varjazzjonijiet tal-Modalità NRZ E-tile u Interlaken (it-Tieni Ġenerazzjoni) Disinn tal-Ħardwer Example Blokk ta 'Livell Għoli għal E-tile PAM4 Mode Variations dijagrammi tal-blokok tat-testbench ta' simulazzjoni.
Figura 8. Proċedura

Segwi dawn il-passi biex tissimula l-bank tat-test:

1. Fil-pront tal-kmand, ibdel fid-direttorju tas-simulazzjoni tat-testbench. Id-direttorju huwaample_installation_dir>/example_design/ testbench għal apparati Intel Agilex 7.
2. Mexxi l-iskrittura tas-simulazzjoni għas-simulatur appoġġjat tal-għażla tiegħek. L-iskrittura tiġbor u tmexxi t-testbench fis-simulatur. L-iskrittura tiegħek għandha tiċċekkja li l-għadd SOP u EOP jaqblu wara li s-simulazzjoni tkun kompluta. Irreferi għat-tabella Passi biex Tmexxi s-Simulazzjoni.

Tabella 4. Passi biex Mexxi Simulazzjoni

Simulatur	Istruzzjonijiet
ModelSim SE jew QuestaSim	Fil-linja tal-kmand, ittajpja -do vlog_pro.do Jekk tippreferi tissimula mingħajr ma ġġib il-ModelSim GUI, ikteb vsim -c -do vlog_pro.do
VCS	Fil-linja tal-kmand, ittajpja sh vcstest.sh
Xcelium	Fil-linja tal-kmand, ittajpja sh xcelium.sh

Analizza r-riżultati. Simulazzjoni b'suċċess tibgħat u tirċievi pakketti, u turi "Test MGĦADDA".
Il-bank tat-test għad-disinn example tlesti l-kompiti li ġejjin:

• Jipprova l-Interlaken (2nd Generation) Intel FPGA IP.
• Tipprintja l-istatus PHY.
• Jiċċekkja s-sinkronizzazzjoni tal-metaframe (SYNC_LOCK) u l-konfini tal-kelma (blokk) (WORD_LOCK).
• Jistenna li korsiji individwali jiġu msakkra u allinjati.
• Jibda jittrasmetti pakketti.
• Iċċekkja l-istatistika tal-pakkett:
  • Żbalji CRC24
  • SOPs
  • EOPs

Is-segwenti sampL-output tal-le juri prova ta' simulazzjoni b'suċċess fil-modalità Interlaken:

Nota: Id-disinn Interlaken example simulation testbench jibgħat 100 pakkett u jirċievi 100 pakkett. Is-segwenti sampL-output tal-le juri test ta' simulazzjoni b'suċċess fil-modalità Ħarsa fil-ġenb ta' Interlaken:

Nota: In-numru ta' pakketti (SOPs u EOPs) ivarja għal kull korsija fid-disinn ta' Interlaken Lookaside example simulazzjoni sample output.
Informazzjoni Relatata
Disinn tal-Ħardwer Eżample Komponenti f'paġna 6

Kumpilazzjoni u Konfigurazzjoni tad-Disinn Eżample fil-Ħardwer
Figura 9. Proċedura

Biex tiġbor u tmexxi test ta' dimostrazzjoni fuq il-hardware exampid-disinn, segwi dawn il-passi:

1. Tiżgura ħardwer example ġenerazzjoni tad-disinn hija kompluta.
2. Fis-softwer Intel Quartus Prime Pro Edition, iftaħ il-proġett Intel Quartus Primeample_installation_dir>/example_design/quartus/ example_design.qpf>.
3. Fuq il-menu Ipproċessar, ikklikkja Ibda l-Kompilazzjoni.
4. Wara kumpilazzjoni b'suċċess, .sof file hija disponibbli fid-direttorju speċifikat tiegħek. Segwi dawn il-passi biex tipprogramma l-ħardwer exampdisinn tal-le fuq l-apparat Intel Agilex 7:
   • a. Qabbad Intel Agilex 7 F-Series Transceiver-SoC Development Kit mal-kompjuter ospitanti.
   • b. Tniedi l-applikazzjoni tal-Kontroll tal-Arloġġ, li hija parti mill-kit tal-iżvilupp, u waqqaf frekwenzi ġodda għad-disinn example. Hawn taħt hawn l-issettjar tal-frekwenza fl-applikazzjoni tal-Kontroll tal-Arloġġ:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Issettja għall-valur ta 'pll_ref_clk(1) għal kull rekwiżit tad-disinn tiegħek.
   • c. Fuq il-menu Għodda, ikklikkja Programmatur.
   • d. Fil-Programmer, ikklikkja Hardware Setup.
   • e. Agħżel apparat ta 'programmar.
   • f. Agħżel u żid l-Intel Agilex 7 F-Series Transceiver-SoC Development Kit li miegħu tista' tikkonnettja s-sessjoni Intel Quartus Prime tiegħek.
   • g. Kun żgur li l-Modalità hija ssettjata għal JTAG.
   • h. Agħżel l-apparat Intel Agilex 7 u kklikkja Żid Apparat. Il-Programmatur juri dijagramma blokk tal-konnessjonijiet bejn l-apparati fuq il-bord tiegħek.
   • i. Fir-ringiela bil-.sof tiegħek, iċċekkja l-kaxxa għall-.sof.
   • j. Iċċekkja l-kaxxa fil-kolonna Program/Configure.
   • k. Ikklikkja Ibda.

Informazzjoni Relatata

• L-ipprogrammar ta' Apparati Intel FPGA f'paġna 0
• Analiżi u Debugging Disinni b'Console tas-Sistema
• Gwida għall-Utent tal-Kit għall-Iżvilupp tal-Intel Agilex 7 F-Series Transceiver-SoC

Ittestjar tad-Disinn tal-Hardware Eżample
Wara li tikkompila l-Interlaken (2nd Generation) Intel FPGA IP core design example u kkonfigurat it-tagħmir tiegħek, tista 'tuża s-System Console biex tipprogramma l-qalba tal-IP u r-reġistri tal-qalba tal-IP PHY Native inkorporati tagħha.

Segwi dawn il-passi biex iġġib is-System Console u ttestja d-disinn tal-hardware example:

1. Fis-softwer Intel Quartus Prime Pro Edition, fuq il-menu Għodda, ikklikkja Għodda tad-Debugging tas-Sistema ➤ Console tas-Sistema.
2. Bidla għall-ample_installation_dir>eżampdirettorju le_design/ hwtest.
3. Biex tiftaħ konnessjoni mal-JTAG kaptan, ittajpja l-kmand li ġej: source sysconsole_testbench.tcl
4. Tista 'tixgħel il-modalità interna tas-serje loopback bid-disinn li ġej exampjikkmanda:
   • a. stat: Tipprintja informazzjoni dwar l-istatus ġenerali.
   • b. sys_reset: Jirreset is-sistema.
   • c. loop_on: Ixgħel loopback serjali intern.
   • d. run_example_design: Tmexxi d-disinn example.
   • Nota: Trid tmexxi loop_on kmand qabel run_exampkmand le_design. Il-run_example_design imexxi l-kmandi li ġejjin f'sekwenza: sys_reset->stat->gen_on->stat->gen_off.
   • Nota: Meta tagħżel l-għażla Ippermetti tagħbija ta 'adattament IP artab, il-run_exampkmand le_design iwettaq il-kalibrazzjoni tal-adattament inizjali fuq in-naħa RX billi jħaddem il-kmand run_load_PMA_configuration.
5. Tista 'titfi l-mod ta' loopback serjali intern bid-disinn li ġej exampil-kmand:
   • a. loop_off: Itfi loopback serjali intern.
6. Tista 'tipprogramma l-qalba tal-IP bid-disinn addizzjonali li ġej exampjikkmanda:
   • a. gen_on: Jippermetti l-ġeneratur tal-pakketti.
   • b. gen_off: Jiddiżattiva l-ġeneratur tal-pakkett.
   • c. run_test_loop: Iwettaq it-test għal ħinijiet għall-varjazzjonijiet E-tile NRZ u PAM4.
   • d. clear_err: Tnaddaf il-bits kollha ta' żball li jwaħħlu.
   • e. sett_test_mode : Twaqqaf it-test biex jaħdem f'mod speċifiku.
   • f. get_test_mode: Tipprintja l-modalità tat-test attwali.
   • g. sett_burst_size : Issettja d-daqs tal-fqigħ f'bytes.
   • h. get_burst_size: Tipprintja informazzjoni dwar id-daqs tal-fqigħ.

It-test b'suċċess jistampa messaġġ HW_TEST:PASS. Hawn taħt hawn il-kriterji li jgħaddu għal ġirja tat-test:

• Ebda żbalji għal CRC32, CRC24, u kontrollur.
• SOPs trażmessi u EOPs għandhom ikunu jaqblu ma' riċevuti.

Is-segwenti sampL-output tal-le juri ġirja ta' test b'suċċess fil-modalità Interlaken:

It-test b'suċċess jistampa messaġġ HW_TEST: PASS. Hawn taħt hawn il-kriterji li jgħaddu għal ġirja tat-test:

• Ebda żbalji għal CRC32, CRC24, u kontrollur.
• SOPs trażmessi u EOPs għandhom ikunu jaqblu ma' riċevuti.

Is-segwenti sampL-output tal-le juri ġirja ta' test b'suċċess fil-modalità Lookaside ta' Interlaken:

Disinn Eżample Deskrizzjoni

Id-disinn example juri l-funzjonalitajiet tal-qalba tal-IP Interlaken.

Informazzjoni Relatata
Interlaken (it-Tieni Ġenerazzjoni) Gwida għall-Utent FPGA IP

Disinn Eżample Imġieba
Biex tittestja d-disinn fil-ħardwer, ikteb il-kmandi li ġejjin fis-System Console::

1. Sors is-setup file:
   • % sorsample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Mexxi t-test:
   • % run_example_design
3. Id-disinn tal-ħardwer Interlaken (it-2 Ġenerazzjoni) example tlesti l-passi li ġejjin:
   • a. Jirreset l-IP Interlaken (it-Tieni Ġenerazzjoni).
   • b. Jikkonfigura l-IP Interlaken (it-Tieni Ġenerazzjoni) fil-modalità loopback intern.
   • c. Tibgħat fluss ta 'pakketti Interlaken b'dejta predefinita fit-tagħbija lill-interface tat-trasferiment tad-dejta tal-utent TX tal-qalba tal-IP.
   • d. Jiċċekkja l-pakketti riċevuti u jirrapporta l-istatus. Il-kontrollur tal-pakkett inkluż fid-disinn tal-ħardwer example tipprovdi l-kapaċitajiet bażiċi li ġejjin għall-iċċekkjar tal-pakketti:
     • Jiċċekkja li s-sekwenza tal-pakkett trażmessa hija korretta.
     • Jiċċekkja li d-dejta riċevuta taqbel mal-valuri mistennija billi tiżgura li kemm l-għadd tal-bidu tal-pakkett (SOP) kif ukoll it-tmiem tal-pakkett (EOP) jallinjaw waqt li d-dejta tkun qed tiġi trażmessa u riċevuta.

Sinjali tal-Interface
Tabella 5. Disinn Eżample Sinjali tal-Interface

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
mgmt_clk	Input	1	Input tal-arloġġ tas-sistema. Il-frekwenza tal-arloġġ trid tkun 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Input	1/2	Arloġġ ta' referenza tat-transceiver. Imexxi l-RX CDR PLL.
kompla...

Isem tal-Port	Direzzjoni	Wisa' (Bits)	Deskrizzjoni
			pll_ref_clk[1] huwa disponibbli biss meta tattiva Ippreserva mhux użat Nota: kanali transceiver għal PAM4 parametru fil-varjazzjonijiet IP tal-modalità E-tile PAM4.
rx_pin	Input	Numru ta' korsiji	Pin tad-data tar-riċevitur SERDES.
tx_pin	Output	Numru ta' korsiji	Ittrasmetti pin tad-dejta SERDES.
rx_pin_n	Input	Numru ta' korsiji	Pin tad-data tar-riċevitur SERDES. Dan is-sinjal huwa disponibbli biss fil-varjazzjonijiet tal-apparat tal-modalità E-tile PAM4.
tx_pin_n	Output	Numru ta' korsiji	Ittrasmetti pin tad-dejta SERDES. Dan is-sinjal huwa disponibbli biss fil-varjazzjonijiet tal-apparat tal-modalità E-tile PAM4.
mac_clk_pll_ref	Input	1	Dan is-sinjal għandu jkun immexxi minn PLL u għandu juża l-istess sors ta 'arloġġ li jmexxi l-pll_ref_clk. Dan is-sinjal huwa disponibbli biss fil-varjazzjonijiet tal-apparat tal-modalità E-tile PAM4.
usr_pb_reset_n	Input	1	Irrisettjar tas-sistema.

Informazzjoni Relatata
Sinjali tal-Interface

Irreġistra Mappa
Nota: • Disinn Eżampl-indirizz tar-reġistru tal-le jibda b'0x20** filwaqt li l-indirizz tar-reġistru tal-qalba tal-IP Interlaken jibda b'0x10**.

• Kodiċi ta' aċċess: RO—Aqra Biss, u RW—Aqra/Kitba.
• Il-console tas-sistema jaqra d-disinn example jirreġistra u jirrapporta l-istatus tat-test fuq l-iskrin.

Tabella 6. Disinn Eżample Mappa tar-Reġistru għal Interlaken Design Example

Offset	Isem	Aċċess	Deskrizzjoni
8'h00	Riżervat
8'h01	Riżervat
8'h02	Reset tas-sistema PLL	RO	Il-bits li ġejjin jindikaw it-talba għal reset tal-PLL tas-sistema u l-valur tal-attivazzjoni: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Korsija RX allinjata	RO	Jindika l-allinjament tal-karreġġjata RX.
8'h04	KELMA msakkra	RO	[NUM_LANES–1:0] – Identifikazzjoni tal-konfini tal-kelma (blokk).
kompla...

Meta tattiva Ippreserva kanali tat-transceiver mhux użati għall-parametru PAM4, jiżdied port ta' arloġġ ta' referenza addizzjonali biex jippreserva l-kanal slave PAM4 mhux użat.

Offset	Isem	Aċċess	Deskrizzjoni
8'h05	Sinkronizzazzjoni msakkra	RO	[NUM_LANES–1:0] – Sinkronizzazzjoni tal-metaframe.
8'h06 – 8'h09	Għadd ta' żbalji CRC32	RO	Jindika l-għadd ta' żbalji CRC32.
8'h0A	Għadd ta' żbalji CRC24	RO	Jindika l-għadd ta' żbalji CRC24.
8'h0B	Sinjal ta 'overflow/Underflow	RO	Il-bits li ġejjin jindikaw: • Bit [3] – Sinjal ta' underflow TX • Bit [2] – Sinjal ta' overflow TX • Bit [1] – Sinjal ta' overflow RX
8'h0C	għadd SOP	RO	Jindika n-numru ta' SOP.
8'h0D	Għadd EOP	RO	Jindika n-numru ta' EOP
8'h0E	Għadd ta' żbalji	RO	Jindika n-numru ta' żbalji li ġejjin: • Telf tal-allinjament tal-karreġġjata • Kelma ta' kontroll illegali • Mudell ta' qafas illegali • Indikatur SOP jew EOP nieqes
8'h0F	ibgħat_data_mm_clk	RW	Ikteb 1 sa bit [0] biex tippermetti s-sinjal tal-ġeneratur.
8'h10	Żball tal-kontrollur		Jindika l-iżball tal-kontrollur. (Żball tad-dejta SOP, żball tan-numru tal-Kanal, u żball tad-dejta PLD)
8'h11	Sistema PLL lock	RO	Bit [0] jindika indikazzjoni tal-lock PLL.
8'h14	TX SOP għadd	RO	Jindika n-numru ta' SOP iġġenerat mill-ġeneratur tal-pakkett.
8'h15	Għadd ta' TX EOP	RO	Jindika n-numru ta' EOP iġġenerat mill-ġeneratur tal-pakkett.
8'h16	Pakkett kontinwu	RW	Ikteb 1 sa bit [0] biex tippermetti l-pakkett kontinwu.
8'h39	Għadd ta' żbalji ECC	RO	Jindika numru ta' żbalji ECC.
8'h40	Għadd ta' żbalji kkoreġuti mill-ECC	RO	Jindika numru ta' żbalji ECC ikkoreġuti.

Disinn Eżample Mappa tar-Reġistru għal Interlaken Disinn Ħares-aside Eżample
Uża din il-mappa tar-reġistru meta tiġġenera d-disinn example b'Enable Interlaken Look-aside mode parametru mixgħul.

Offset	Isem	Aċċess	Deskrizzjoni
8'h00	Riżervat
8'h01	Reset tal-kontro	RO	Ikteb 1 għal bit [0] biex tneħħi l-kontro TX u RX daqs bit.
8'h02	Reset tas-sistema PLL	RO	Il-bits li ġejjin jindikaw it-talba għal reset tal-PLL tas-sistema u l-valur tal-attivazzjoni: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	Korsija RX allinjata	RO	Jindika l-allinjament tal-karreġġjata RX.
8'h04	KELMA msakkra	RO	[NUM_LANES–1:0] – Identifikazzjoni tal-konfini tal-kelma (blokk).
8'h05	Sinkronizzazzjoni msakkra	RO	[NUM_LANES–1:0] – Sinkronizzazzjoni tal-metaframe.
8'h06 – 8'h09	Għadd ta' żbalji CRC32	RO	Jindika l-għadd ta' żbalji CRC32.
8'h0A	Għadd ta' żbalji CRC24	RO	Jindika l-għadd ta' żbalji CRC24.
kompla...

Offset	Isem	Aċċess	Deskrizzjoni
8'h0B	Riżervat
8'h0C	għadd SOP	RO	Jindika n-numru ta' SOP.
8'h0D	Għadd EOP	RO	Jindika n-numru ta' EOP
8'h0E	Għadd ta' żbalji	RO	Jindika n-numru ta' żbalji li ġejjin: • Telf tal-allinjament tal-karreġġjata • Kelma ta' kontroll illegali • Mudell ta' qafas illegali • Indikatur SOP jew EOP nieqes
8'h0F	ibgħat_data_mm_clk	RW	Ikteb 1 sa bit [0] biex tippermetti s-sinjal tal-ġeneratur.
8'h10	Żball tal-kontrollur	RO	Jindika l-iżball tal-kontrollur. (Żball tad-dejta SOP, żball tan-numru tal-Kanal, u żball tad-dejta PLD)
8'h11	Sistema PLL lock	RO	Bit [0] jindika indikazzjoni tal-lock PLL.
8'h13	Għadd ta' latenza	RO	Jindika n-numru ta' latenza.
8'h14	TX SOP għadd	RO	Jindika n-numru ta' SOP iġġenerat mill-ġeneratur tal-pakkett.
8'h15	Għadd ta' TX EOP	RO	Jindika n-numru ta' EOP iġġenerat mill-ġeneratur tal-pakkett.
8'h16	Pakkett kontinwu	RO	Ikteb 1 sa bit [0] biex tippermetti l-pakkett kontinwu.
8'h17	TX u RX counter ugwali	RW	Tindika TX u RX counter huma ugwali.
8'h23	Ippermetti l-latency	WO	Ikteb 1 sa bit [0] biex tippermetti l-kejl tal-latenza.
8'h24	Latenza lesta	RO	Jindika l-kejl tal-latenza huma lesti.

Interlaken (2nd Generation) Intel Agilex 7 FPGA IP Design Example Arkivji tal-Gwida għall-Utent

• Għall-aħħar verżjonijiet u l-verżjonijiet preċedenti ta’ din il-gwida għall-utent, irreferi għall-Interlaken (2nd
• Ġenerazzjoni) Intel Agilex 7 FPGA IP Design Example Verżjoni HTML tal-Gwida għall-Utent. Agħżel il-verżjoni u kklikkja Niżżel. Jekk IP jew verżjoni tas-softwer ma tkunx elenkata, tapplika l-gwida tal-utent għall-IP jew verżjoni tas-softwer preċedenti.
• Il-verżjonijiet tal-IP huma l-istess bħall-verżjonijiet tas-softwer Intel Quartus Prime Design Suite sa v19.1. Mill-verżjoni tas-software Intel Quartus Prime Design Suite 19.2 jew aktar tard, il-qalba tal-IP għandhom skema ġdida ta 'verżjoni IP.

Storja ta 'Reviżjoni tad-Dokument għal Interlaken (it-Tieni Ġenerazzjoni) Intel Agilex 2 FPGA IP Design Example Gwida għall-Utent

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
2023.06.26	23.2	21.1.1	• Miżjud appoġġ VHDL għal mudell ta 'sinteżi u simulazzjoni. • Isem tal-familja tal-prodott aġġornat għal “Intel Agilex 7”.
2022.08.03	21.3	20.0.1	Ikkoreġi l-apparat OPN għall-Intel Agilex F-Series Transceiver-SoC Development Kit.
2021.10.04	21.3	20.0.1	• Appoġġ miżjud għas-simulatur QuestaSim. • Imneħħi l-appoġġ għas-simulatur NCSim.
2021.02.24	20.4	20.0.1	• Miżjud informazzjoni dwar il-preservazzjoni tal-kanal tat-transceiver mhux użat għal PAM4 fit-taqsima: Disinn tal-Ħardwer Eżample Komponenti. • Żid id-deskrizzjoni tas-sinjal pll_ref_clk[1] fit-taqsima: Sinjali tal-Interface.
2020.12.14	20.4	20.0.0	• Aġġornat sample output tat-test tal-ħardwer għall-modalità Interlaken u l-modalità Ħares-aside ta 'Interlaken fit-taqsima Ittestjar tad-Disinn tal-Hardware Eżample. • Mappa tar-reġistru aġġornata għal Interlaken Look-aside design example fit-taqsima Irreġistra Mappa. • Żieda kriterji ta 'passaġġ għal test ta' ħardwer b'suċċess fit-taqsima Ittestjar tad-Disinn tal-Hardware Eżample.
2020.10.16	20.2	19.3.0	Kmand ikkoreġut biex imexxi l-kalibrazzjoni tal-adattament inizjali fuq in-naħa RX 'l ġewwa Ittestjar tad-Disinn tal-Hardware Eżample sezzjoni.
2020.06.22	20.2	19.3.0	• Id-disinn example hija disponibbli għall-modalità Ħares maġenb Interlaken. • Ittestjar tal-ħardwer tad-disinn example hija disponibbli għall-varjazzjonijiet tal-apparat Intel Agilex. • Miżjud Figura: Dijagramma ta' Blokk ta' Livell Għoli għal Disinn ta' Interlaken (it-Tieni Ġenerazzjoni) Eżample. • Aġġornata t-taqsimiet li ġejjin: —   Ħtiġijiet ta' ħardwer u softwer —   Struttura tad-Direttorju • Immodifika l-figuri li ġejjin biex jinkludi aġġornament relatat ma' Interlaken Ħares fil-ġenb: —   Figura: Disinn tal-Ħardwer ta' Interlaken (it-Tieni Ġenerazzjoni) Eżample Dijagramma tal-Blokk ta' Livell Għoli għal Varjazzjonijiet tal-Modalità E- tile NRZ —   Figura: Disinn tal-Ħardwer ta' Interlaken (it-Tieni Ġenerazzjoni) Eżample Dijagramma tal-Blokk ta' Livell Għoli għal Varjazzjonijiet tal-Modalità PAM4 E- tile • Aġġornat Figura: Editur tal-Parametru IP.
kompla...

Verżjoni tad-Dokument	Verżjoni Intel Quartus Prime	Verżjoni IP	Bidliet
			• Miżjud informazzjoni dwar is-settings tal-frekwenza fl-applikazzjoni tal-kontroll tal-arloġġ fit-taqsima Kumpilazzjoni u Konfigurazzjoni tad-Disinn Eżample fil-Ħardwer. • Żieda l-outputs tal-ġiri tat-test għall-Interlaken Look-aside fit-taqsimiet li ġejjin: —   Simulazzjoni tad-Disinn Eżample Testbench —   Ittestjar tad-Disinn tal-Hardware Eżample • Miżjud wara sinjali ġodda fil Sinjali tal-Interface taqsima: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Miżjud mappa tar-reġistru għad-disinn Interlaken Look-aside example in taqsima: Reġistru Mappa.
2019.09.30	19.3	19.2.1	Neħħa clk100. Il-mgmt_clk iservi bħala arloġġ ta' referenza għall-IO PLL f'dan li ġej: •    Figura: Disinn tal-Ħardwer ta' Interlaken (it-Tieni Ġenerazzjoni) Eżample Dijagramma tal-Blokk ta 'Livell Għoli għal Varjazzjonijiet tal-Modalità NRZ E-tile. •    Figura: Disinn tal-Ħardwer ta' Interlaken (it-Tieni Ġenerazzjoni) Eżample Dijagramma ta 'Blokk ta' Livell Għoli għal Varjazzjonijiet tal-Modalità PAM4 E-tile.
2019.07.01	19.2	19.2	Rilaxx inizjali.

Interlaken (2nd Generation) Intel Agilex® 7 FPGA IP Design Example Gwida għall-Utent

Dokumenti / Riżorsi

Intel Interlaken 2nd Generation Agilex 7 FPGA IP Design Example [pdfGwida għall-Utent Interlaken 2nd Generation Agilex 7 FPGA IP Disinn Example, Interlaken, 2nd Generation Agilex 7 FPGA IP Design Example, FPGA IP Disinn Example, Disinn IP Example, Disinn Example

Referenzi

• Manwal għall-Utent