Intel Interlaken 2. kynslóð Agilex 7 FPGA IP hönnun Example

Upplýsingar um vöru

Interlaken (2nd Generation) FPGA IP kjarninn er eiginleiki Intel Agilex 7 FPGA. Það býður upp á hermiprófunarbekk og vélbúnaðarhönnun tdample sem styður samantekt og vélbúnaðarprófanir. Hönnunin fyrrvample er einnig fáanlegt fyrir Interlaken Look-aside eiginleikann. IP kjarninn styður NRZ og PAM4 ham fyrir E-flísar tæki og býr til hönnun tdamples fyrir allar studdar samsetningar fjölda akreina og gagnahraða.

Kröfur um vélbúnað og hugbúnað
Interlaken (2nd Generation) IP kjarnahönnun tdample krefst Intel Agilex 7 F-Series Transceiver-SoC Development Kit. Vinsamlegast skoðaðu notendahandbók þróunarbúnaðarins fyrir frekari upplýsingar.

Uppbygging skráa
The mynda Interlaken (2nd Generation) tdampLe design inniheldur eftirfarandi möppur:

• example_design: Inniheldur aðal files fyrir hönnun example.
• ilk_uflex: Inniheldur files sem tengist Interlaken Look-aside mode valkostinum.
• ila_uflex: Inniheldur files sem tengjast Interlaken Look-aside mode valmöguleikanum (aðeins myndaður þegar hann er valinn).

Notkunarleiðbeiningar fyrir vöru

Til að nota Interlaken (2nd Generation) FPGA IP kjarnahönnun tdample, fylgdu þessum skrefum:

1. Gakktu úr skugga um að þú sért með Intel Agilex 7 F-Series Transceiver-SoC þróunarbúnaðinn.
2. Taktu saman hönnunina tdample með því að nota hermir.
3. Framkvæma hagnýta uppgerð til að sannreyna hönnunina.
4. Búðu til hönnunina tdample með því að nota breytu ritilinn.
5. Taktu saman hönnunina tdample með Quartus Prime.
6. Framkvæma vélbúnaðarprófanir til að sannreyna hönnunina.

Athugið: Hægt er að velja valkostinn Interlaken Look-aside mode í IP færibreyturitlinum. Ef valið er, viðbótar files verður búið til í "ila_uflex" möppunni.

Flýtileiðarvísir

• Interlaken (2nd Generation) FPGA IP kjarninn býður upp á uppgerð prófunarbekk og vélbúnaðarhönnun fyrrverandiample sem styður samantekt og vélbúnaðarprófanir.
• Þegar þú býrð til hönnunina tdample, breytu ritstjórinn býr sjálfkrafa til fileer nauðsynlegt til að líkja eftir, setja saman og prófa hönnunina í vélbúnaði.
• Hönnunin fyrrvample er einnig fáanlegt fyrir Interlaken Look-aside eiginleika.
• Prófbekkurinn og hönnun tdample styður NRZ og PAM4 ham fyrir E-tile tæki.
• Interlaken (2nd Generation) FPGA IP kjarninn býr til hönnun tdamples fyrir allar studdar samsetningar fjölda akreina og gagnahraða.

Mynd 1. Þróunarskref fyrir hönnunina Example

Interlaken (2nd Generation) IP kjarnahönnun tdample styður eftirfarandi eiginleika:

• Innri TX til RX serial loopback ham
• Myndar sjálfkrafa pakka í fastri stærð
• Grunngeta til að athuga pakka
• Geta til að nota System Console til að endurstilla hönnunina í endurprófunartilgangi
• PMA aðlögun

Intel Corporation. Allur réttur áskilinn. Intel, Intel lógóið og önnur Intel merki eru vörumerki Intel Corporation eða dótturfélaga þess. Intel ábyrgist frammistöðu FPGA- og hálfleiðaravara sinna samkvæmt gildandi forskriftum í samræmi við staðlaða ábyrgð Intel, en áskilur sér rétt til að gera breytingar á hvaða vörum og þjónustu sem er hvenær sem er án fyrirvara. Intel tekur enga ábyrgð eða skaðabótaábyrgð sem stafar af notkun eða notkun á neinum upplýsingum, vöru eða þjónustu sem lýst er hér nema sérstaklega hafi verið samið skriflega af Intel. Viðskiptavinum Intel er bent á að fá nýjustu útgáfuna af tækjaforskriftum áður en þeir treysta á birtar upplýsingar og áður en pantað er fyrir vörur eða þjónustu. *Önnur nöfn og vörumerki geta verið eign annarra.

Mynd 2. Blokkmynd á háu stigi fyrir Interlaken (2. kynslóð) hönnun Example

Tengdar upplýsingar

• Interlaken (2nd Generation) FPGA IP notendahandbók
• Interlaken (2. kynslóð) Intel FPGA IP útgáfuskýringar

Vélbúnaður og hugbúnaður

Kröfur um vélbúnað og hugbúnað
Til að prófa fyrrverandiampvið hönnun, notaðu eftirfarandi vélbúnað og hugbúnað:

• Intel® Quartus® Prime Pro Edition hugbúnaður
• Kerfisborð
• Styður hermir:
  • Siemens* EDA ModelSim* SE eða QuestaSim*
  • Synopsys* VCS*
  • Cadence* Xcelium*
• Intel Agilex® 7 F-Series Transceiver-SoC þróunarsett (AGFB014R24A2E2V)

Tengdar upplýsingar
Intel Agilex 7 F-Series Transceiver-SoC þróunarsett notendahandbók
Uppbygging skráa
Interlaken (2nd Generation) IP kjarnahönnun tdample file möppur innihalda eftirfarandi myndað files fyrir hönnun example.

Mynd 3. Listauppbygging hins myndaða Interlaken (2. kynslóð) Example Hönnun

Vélbúnaðarstillingar, uppgerð og prófun files eru staðsett íample_installation_dir>/uflex_ilk_0_example_hönnun.
Tafla 1. Interlaken (2nd Generation) IP Core Hardware Design Example File Lýsingar Þessar files eru íample_installation_dir>/uflex_ilk_0_example_design/ example_design/quartus skrá.

File Nöfn	Lýsing
example_design.qpf	Intel Quartus Prime verkefni file.
example_design.qsf	Intel Quartus Prime verkefnastillingar file
example_design.sdc jtag_tímasetningarsniðmát.sdc	Synopsys hönnunarþvingun file. Þú getur afritað og breytt fyrir þína eigin hönnun.
sysconsole_testbench.tcl	Aðal file til að fá aðgang að System Console

Tafla 2. Interlaken (2nd Generation) IP Core Testbekkur File Lýsing
Þetta file er íample_installation_dir>/uflex_ilk_0_example_design/ example_design/rtl skrá.

File Nafn	Lýsing
top_tb.sv	Prófbekkur á hæsta stigi file.

Tafla 3. Interlaken (2nd Generation) IP Core Testbench Scripts
Þessar files eru íample_installation_dir>/uflex_ilk_0_example_design/ example_design/testbench skrá.

File Nafn	Lýsing
vcstest.sh	VCS handritið til að keyra prófunarbekkinn.
vlog_pro.do	ModelSim SE eða QuestaSim handritið til að keyra prófunarbekkinn.
xcelium.sh	Xcelium handritið til að keyra prófunarbekkinn.

Vélbúnaðarhönnun Example Íhlutir

• Fyrrverandiample design tengir kerfis- og PLL viðmiðunarklukkur og nauðsynlega hönnunarhluta. Fyrrverandiample design stillir IP kjarnann í innri loopback ham og býr til pakka á IP kjarna TX notendagagnaflutningsviðmótinu. IP kjarninn sendir þessa pakka á innri lykkjuleið í gegnum senditækið.
• Eftir að IP kjarna móttakarinn hefur tekið við pökkunum á bakhliðinni vinnur hann úr
• Interlaken pakka og sendir þá á RX notendagagnaflutningsviðmótinu. FyrrverandiampLe design athugar hvort pakkarnir sem mótteknir og sendir séu passa saman.
• Vélbúnaðurinn tdampLe hönnun inniheldur utanaðkomandi PLLs. Þú getur skoðað skýran texta files til view sampkóðinn sem útfærir eina mögulega aðferð til að tengja ytri PLL við Interlaken (2nd Generation) FPGA IP.
• Interlaken (2nd Generation) vélbúnaðarhönnun tdample inniheldur eftirfarandi hluti:
  • Interlaken (2. kynslóð) FPGA IP
  • Packet Generator og Packet Checker
  • JTAG stjórnandi sem hefur samskipti við System Console. Þú átt samskipti við rökfræði viðskiptavinarins í gegnum System Console.

Mynd 4. Interlaken (2. kynslóð) Vélbúnaðarhönnun Example High Level Block Skýringarmynd fyrir E-flísar NRZ ham afbrigði

Interlaken (2nd Generation) vélbúnaðarhönnun tdample sem miðar á E-flísar PAM4 ham afbrigði krefst viðbótar klukku mac_clkin sem IO PLL myndar. Þessi PLL verður að nota sömu viðmiðunarklukkuna og keyrir pll_ref_clk.
Mynd 5. Interlaken (2. kynslóð) Vélbúnaðarhönnun Example High Level Block Skýringarmynd fyrir E-flísar PAM4 ham afbrigði

Fyrir E-tile PAM4 ham afbrigði, þegar þú virkjar Varðveita ónotaðar sendimóttakararásir fyrir PAM4 færibreytu, er viðbótar viðmiðunarklukkutengi bætt við (pll_ref_clk [1]). Þessi höfn verður að vera keyrð á sömu tíðni og skilgreint er í IP breytu ritlinum (Viðmiðunarklukkutíðni fyrir varðveittar rásir). Varðveita ónotaðar sendimóttakararásir fyrir PAM4 er valfrjáls. Pinninn og tengdar takmarkanir sem þessum klukku eru úthlutaðar eru sýnilegar í QSF þegar þú velur Intel Stratix® 10 eða Intel Agilex 7 þróunarbúnað fyrir hönnunarframleiðslu.
Athugið: Fyrir hönnun tdampÍ uppgerð, prófunarbekkurinn skilgreinir alltaf sömu tíðni fyrir pll_ref_clk[0] og pll_ref_clk[1].
Tengdar upplýsingar
Intel Agilex 7 F-Series Transceiver-SoC þróunarsett notendahandbók

Að búa til hönnunina
Mynd 6. Málsmeðferð

Fylgdu þessum skrefum til að búa til vélbúnaðinn tdamphönnun og prófunarbekkur:

1. Í Intel Quartus Prime Pro Edition hugbúnaðinum, smelltu á File ➤ New Project Wizard til að búa til nýtt Intel Quartus Prime verkefni, eða smelltu File ➤ Opna verkefni til að opna núverandi Intel Quartus Prime verkefni. Töframaðurinn biður þig um að tilgreina tæki.
2. Tilgreindu tækjafjölskylduna Intel Agilex 7 og veldu tæki fyrir hönnunina þína.
3. Finndu og tvísmelltu á Interlaken (2nd Generation) Intel FPGA IP í IP vörulistanum. Nýtt IP afbrigði glugginn birtist.
4. Tilgreindu nafn á efstu stigi fyrir sérsniðið IP afbrigði þitt. Færibreytirtillinn vistar IP afbrigðisstillingarnar í a file nefndur .ip.
5. Smelltu á OK. Færibreytirtillinn birtist.
   Mynd 7. ExampHönnunarflipi í Interlaken (2. kynslóð) Intel FPGA IP Parameter Editor
6. Á IP flipanum skaltu tilgreina færibreytur fyrir IP kjarnaafbrigðið þitt.
7. Á PMA aðlögun flipanum, tilgreindu PMA aðlögunarfæribreytur ef þú ætlar að nota PMA aðlögun fyrir E-tile tæki afbrigði. Þetta skref er valfrjálst:
   • Veldu Virkja aðlögunarhleðslu mjúkan IP valkostinn.
   • Athugið: Þú verður að virkja Enable Native PHY Debug Master Endpoint (NPDME) valkostinn á IP flipanum þegar PMA aðlögun er virkjuð.
   • Veldu forstillingu PMA aðlögunar fyrir PMA aðlögun Veldu færibreytu.
   • Smelltu á PMA Adaptation Preload til að hlaða inn fyrstu og samfelldu aðlögunarfæribreyturnar.
   • Tilgreindu fjölda PMA stillinga til að styðja þegar margar PMA stillingar eru virkar með því að nota Number of PMA stillingarbreytu.
   • Veldu hvaða PMA stillingu á að hlaða eða geyma með því að nota Veldu PMA stillingu til að hlaða eða geyma.
   • Smelltu á Hlaða aðlögun úr völdum PMA stillingum til að hlaða inn völdum PMA stillingum.
   • Fyrir frekari upplýsingar um PMA aðlögunarfæribreytur, vísa til E-flísar
     Senditæki PHY notendahandbók.
8. Á fyrrvampá Hönnun flipanum, veldu Simulation valkostinn til að búa til prófunarbekkinn og veldu Synthesis valkostinn til að búa til vélbúnaðinn td.amphönnun.
   • Athugið: Þú verður að velja að minnsta kosti einn af Simulation eða Synthesis valkostunum búa til Example Hönnun Files.
9. Fyrir myndað HDL snið skaltu velja Verilog eða VHDL.
10. Fyrir Target Development Kit skaltu velja viðeigandi valkost.
    • Athugið: Intel Agilex 7 F-Series Transceiver SoC Development Kit valkosturinn er aðeins í boði þegar verkefnið þitt tilgreinir Intel Agilex 7 tækisheiti sem byrjar á AGFA012 eða AGFA014. Þegar þú velur þróunarbúnaðinn eru pinnaúthlutunin stillt í samræmi við Intel Agilex 7 þróunarbúnaðarhlutanúmerið AGFB014R24A2E2V og getur verið frábrugðið tækinu þínu. Ef þú ætlar að prófa hönnunina á vélbúnaði á öðru PCB skaltu velja Enginn valkostinn og gera viðeigandi pinnaúthlutun í .qsf file.
11. Smelltu á Búa til tdample Hönnun. Valið ExampLe Design Directory gluggi birtist.
12. Ef þú vilt breyta hönnuninni tdample möppuleið eða nafn frá sjálfgefnum stillingum sem sýndar eru (uflex_ilk_0_example_design), flettu að nýju leiðinni og sláðu inn nýju hönnunina tdampnafn möppu.
13. Smelltu á OK.

Tengdar upplýsingar

• Intel Agilex 7 F-Series Transceiver-SoC þróunarsett notendahandbók
• E-tile Transceiver PHY notendahandbók

Hermir eftir hönnun Exampprófbekkur
Sjá Interlaken (2nd Generation) Vélbúnaðarhönnun Example High Level Block fyrir E-flísar NRZ hambreytingar og Interlaken (2. kynslóð) vélbúnaðarhönnun Ex.ample High Level Block fyrir E-flísar PAM4 Mode Variations blokkarmyndir af hermiprófunarbekknum.
Mynd 8. Málsmeðferð

Fylgdu þessum skrefum til að líkja eftir prófunarbekknum:

1. Við skipanalínuna skaltu breyta í prófunarbekksuppgerðina. Skráin erample_installation_dir>/example_design/ testbench fyrir Intel Agilex 7 tæki.
2. Keyrðu hermiforritið fyrir studda herminn að eigin vali. Handritið safnar saman og keyrir prófbekkinn í herminum. Handritið þitt ætti að athuga hvort SOP og EOP talningin passi eftir að uppgerð er lokið. Sjá töfluna Steps to Run Simulation.

Tafla 4. Skref til að keyra uppgerð

Hermir	Leiðbeiningar
ModelSim SE eða QuestaSim	Í skipanalínunni skaltu slá inn -do vlog_pro.do Ef þú vilt frekar herma án þess að koma upp ModelSim GUI, sláðu inn vsim -c -do vlog_pro.do
VCS	Í skipanalínunni skaltu slá inn sh vcstest.sh
Xcelium	Í skipanalínunni skaltu slá inn sh xcelium.sh

Greindu niðurstöðurnar. Vel heppnuð uppgerð sendir og tekur á móti pökkum og sýnir „Test PASSED“.
Prófbekkurinn fyrir hönnunina tdample lýkur eftirfarandi verkefnum:

• Staðfestir Interlaken (2nd Generation) Intel FPGA IP.
• Prentar PHY stöðu.
• Athugar samstillingu metaframe (SYNC_LOCK) og orð (blokk) mörk (WORD_LOCK).
• Bíður eftir að einstakar akreinar séu læstar og jafnaðar.
• Byrjar að senda pakka.
• Athugar tölfræði pakka:
  • CRC24 villur
  • SOPs
  • EOPs

Eftirfarandi sampLe framleiðsla sýnir vel heppnaða uppgerðarprófun í Interlaken ham:

Athugið: Interlaken hönnunin fyrrvample simulation testbench sendir 100 pakka og tekur á móti 100 pökkum. Eftirfarandi sampLe framleiðsla sýnir vel heppnaða uppgerðarprófun í Interlaken Look-aside ham:

Athugið: Fjöldi pakka (SOPs og EOPs) er mismunandi eftir akrein í Interlaken Lookaside hönnun td.ample uppgerð sample framleiðsla.
Tengdar upplýsingar
Vélbúnaðarhönnun Exampíhlutir á síðu 6

Að setja saman og stilla hönnun Example í Vélbúnaði
Mynd 9. Málsmeðferð

Til að setja saman og keyra sýnikennslupróf á vélbúnaði tdampfyrir hönnun, fylgdu þessum skrefum:

1. Gakktu úr skugga um að vélbúnaður tdamphönnunarkynslóðinni er lokið.
2. Í Intel Quartus Prime Pro Edition hugbúnaðinum, opnaðu Intel Quartus Prime verkefniðample_installation_dir>/example_design/quartus/ fyrrvample_design.qpf>.
3. Í valmyndinni Vinnsla, smelltu á Start Compilation.
4. Eftir vel heppnaða samantekt hefur .sof file er fáanlegt í tilgreindum möppu. Fylgdu þessum skrefum til að forrita vélbúnaðinn tdamphönnunin á Intel Agilex 7 tækinu:
   • a. Tengdu Intel Agilex 7 F-Series Transceiver-SoC þróunarbúnaðinn við hýsingartölvuna.
   • b. Ræstu Clock Control forritið, sem er hluti af þróunarbúnaðinum, og stilltu nýjar tíðnir fyrir hönnunina tdample. Hér að neðan er tíðnistillingin í Clock Control forritinu:
   • • Si5338 (U37), CLK1- 100 MHz
   • • Si5338 (U36), CLK2- 153.6 MHz
   • • Si549 (Y2), OUT- Stilltu á gildið pll_ref_clk(1) samkvæmt hönnunarkröfunni þinni.
   • c. Í Verkfæri valmyndinni, smelltu á Forritari.
   • d. Í Forritaranum, smelltu á Vélbúnaðaruppsetning.
   • e. Veldu forritunartæki.
   • f. Veldu og bættu við Intel Agilex 7 F-Series Transceiver-SoC þróunarsettinu sem Intel Quartus Prime fundur þinn getur tengst við.
   • g. Gakktu úr skugga um að Mode sé stillt á JTAG.
   • h. Veldu Intel Agilex 7 tækið og smelltu á Bæta við tæki. Forritarinn birtir blokkarmynd af tengingum milli tækjanna á borðinu þínu.
   • i. Í röðinni með .sof þitt skaltu haka í reitinn fyrir .sof.
   • j. Hakaðu í reitinn í Forrita/stillinga dálknum.
   • k. Smelltu á Start.

Tengdar upplýsingar

• Forritun Intel FPGA tæki á síðu 0
• Greining og kembiforrit hönnunar með System Console
• Intel Agilex 7 F-Series Transceiver-SoC þróunarsett notendahandbók

Að prófa vélbúnaðarhönnun Example
Eftir að þú hefur sett saman Interlaken (2nd Generation) Intel FPGA IP kjarnahönnun tdampÞegar þú stillir tækið þitt, geturðu notað kerfisstjórnborðið til að forrita IP kjarna og innbyggða Native PHY IP kjarnaskrár hans.

Fylgdu þessum skrefum til að koma upp System Console og prófa vélbúnaðarhönnunina tdample:

1. Í Intel Quartus Prime Pro Edition hugbúnaðinum, á Tools valmyndinni, smelltu á System Debugging Tools ➤ System Console.
2. Breyttu íample_installation_dir>tdample_design/ hwtest skrá.
3. Til að opna tengingu við JTAG meistari, sláðu inn eftirfarandi skipun: source sysconsole_testbench.tcl
4. Þú getur kveikt á innri serial loopback ham með eftirfarandi hönnun tdample skipanir:
   • a. stat: Prentar almennar stöðuupplýsingar.
   • b. sys_reset: Núllstillir kerfið.
   • c. loop_on: Kveikir á innri serial loopback.
   • d. run_example_design: Keyrir hönnunina tdample.
   • Athugið: Þú verður að keyra loop_on skipunina áður en run_example_design skipun. Run_example_design keyrir eftirfarandi skipanir í röð: sys_reset->stat->gen_on->stat->gen_off.
   • Athugið: Þegar þú velur valkostinn Virkja aðlögunarhlaða mjúkan IP valmöguleikann, run_exampLe_design skipunin framkvæmir fyrstu aðlögunarkvörðun RX megin með því að keyra run_load_PMA_configuration skipunina.
5. Þú getur slökkt á innri serial loopback ham með eftirfarandi hönnun tdample skipun:
   • a. loop_off: Slökkvið á innri raðhleypingu.
6. Þú getur forritað IP kjarna með eftirfarandi viðbótarhönnun tdample skipanir:
   • a. gen_on: Virkjar pakkaframleiðanda.
   • b. gen_off: Slökkva á pakkaframleiðanda.
   • c. run_test_loop: Keyrir prófið fyrir tíma fyrir E-flísar NRZ og PAM4 afbrigði.
   • d. clear_err: Hreinsar alla fasta villubita.
   • e. set_test_mode : Setur upp próf til að keyra í ákveðnum ham.
   • f. get_test_mode: Prentar núverandi prófunarham.
   • g. set_burst_size : Stillir burstærð í bætum.
   • h. get_burst_size: Prentar upplýsingar um runastærð.

Prófið sem heppnaðist prentar HW_TEST:PASS skilaboðin. Hér að neðan eru staðgönguskilyrðin fyrir prófunarhlaup:

• Engar villur fyrir CRC32, CRC24 og afgreiðslumaður.
• Sendt SOP og EOP ætti að passa við móttekið.

Eftirfarandi sampLe output sýnir árangursríka prufukeyrslu í Interlaken ham:

Prófið sem heppnaðist prentar HW_TEST : PASS skilaboðin. Hér að neðan eru staðgönguskilyrðin fyrir prófunarhlaup:

• Engar villur fyrir CRC32, CRC24 og afgreiðslumaður.
• Sendt SOP og EOP ætti að passa við móttekið.

Eftirfarandi sampLe framleiðsla sýnir árangursríka prufukeyrslu í Interlaken Lookaside ham:

Hönnun Example Lýsing

Hönnunin fyrrvample sýnir virkni Interlaken IP kjarnans.

Tengdar upplýsingar
Interlaken (2nd Generation) FPGA IP notendahandbók

Hönnun Example Hegðun
Til að prófa hönnunina í vélbúnaði skaltu slá inn eftirfarandi skipanir í System Console:

1. Fáðu uppsetninguna file:
   • % uppsprettaample>uflex_ilk_0_example_design/example_design/hwtest/ sysconsole_testbench.tcl
2. Keyra prófið:
   • % run_example_hönnun
3. Interlaken (2nd Generation) vélbúnaðarhönnun tdample lýkur eftirfarandi skrefum:
   • a. Endurstillir Interlaken (2nd Generation) IP.
   • b. Stillir Interlaken (2nd Generation) IP í innri lykkjuham.
   • c. Sendir straum af Interlaken pökkum með fyrirfram skilgreindum gögnum í hleðslu til TX notendagagnaflutningsviðmóts IP kjarnans.
   • d. Athugar móttekna pakka og tilkynnir um stöðuna. Pakkaskoðarinn sem er innifalinn í vélbúnaðarhönnuninni tdample býður upp á eftirfarandi grunnbúnað til að athuga pakka:
     • Athugar að send pakkaröð sé rétt.
     • Athugar hvort móttekin gögn passi við væntanleg gildi með því að tryggja að bæði upphaf pakka (SOP) og lok pakka (EOP) séu samræmd á meðan gögn eru send og móttekin.

Tengimerki
Tafla 5. Hönnun Example Tengimerki

Höfn nafn	Stefna	Breidd (bitar)	Lýsing
mgmt_clk	Inntak	1	Inntak kerfisklukku. Klukkutíðni verður að vera 100 MHz.
pll_ref_clk / pll_ref_clk[1:0](2)	Inntak	1/2	Viðmiðunarklukka senditækis. Keyrir RX CDR PLL.
áfram…

Höfn nafn	Stefna	Breidd (bitar)	Lýsing
			pll_ref_clk[1] er aðeins í boði þegar þú virkjar Geymdu ónotað Athugið: senditæki fyrir PAM4 breytu í E-tile PAM4 ham IP afbrigðum.
rx_pin	Inntak	Fjöldi akreina	SERDES gagnapinna fyrir móttakara.
tx_pin	Framleiðsla	Fjöldi akreina	Sendu SERDES gagnapinna.
rx_pin_n	Inntak	Fjöldi akreina	SERDES gagnapinna fyrir móttakara. Þetta merki er aðeins fáanlegt í E-tile PAM4 stillingu tækjaafbrigðum.
tx_pin_n	Framleiðsla	Fjöldi akreina	Sendu SERDES gagnapinna. Þetta merki er aðeins fáanlegt í E-tile PAM4 stillingu tækjaafbrigðum.
mac_clk_pll_ref	Inntak	1	Þetta merki verður að vera knúið áfram af PLL og verður að nota sama klukkugjafa sem rekur pll_ref_clk. Þetta merki er aðeins fáanlegt í E-tile PAM4 stillingu tækjaafbrigðum.
usr_pb_reset_n	Inntak	1	Núllstilling.

Tengdar upplýsingar
Tengimerki

Skrá kort
Athugið: • Hönnun Exampskrá heimilisfang byrjar á 0x20** en Interlaken IP kjarna skrá heimilisfang byrjar á 0x10**.

• Aðgangskóði: RO—Read Only, og RW—Read/Write.
• Kerfistölva les hönnunina tdample skráir og tilkynnir um prófunarstöðu á skjánum.

Tafla 6. Hönnun Example Skrá kort fyrir Interlaken Design Example

Offset	Nafn	Aðgangur	Lýsing
8:00	Frátekið
8:01	Frátekið
8:02	Kerfi PLL endurstillt	RO	Eftirfarandi bitar gefa til kynna PLL endurstillingarbeiðni og virkja gildi: • Biti [0] – sys_pll_rst_req • Biti [1] – sys_pll_rst_en
8:03	RX akrein samræmd	RO	Gefur til kynna RX akreinarstillingu.
8:04	WORD læst	RO	[NUM_LANES–1:0] – Auðkenning orða (blokkar).
áfram…

Þegar þú virkjar Varðveita ónotaðar sendimóttakararásir fyrir PAM4 færibreytu, er viðbótar viðmiðunarklukkutengi bætt við til að varðveita ónotaða PAM4 þrælrás.

Offset	Nafn	Aðgangur	Lýsing
8:05	Samstilling læst	RO	[NUM_LANES–1:0] – Samstilling með ramma.
8:06 – 8:09	CRC32 villufjöldi	RO	Gefur til kynna CRC32 villufjölda.
8'h0A	CRC24 villufjöldi	RO	Gefur til kynna CRC24 villufjölda.
8'h0B	Yfirfalls-/Unflæðismerki	RO	Eftirfarandi bitar gefa til kynna: • Biti [3] – TX undirflæðismerki • Biti [2] – TX yfirfallsmerki • Biti [1] – RX yfirfallsmerki
8'h0C	SOP telja	RO	Gefur til kynna fjölda SOP.
8'h0D	EOP tala	RO	Gefur til kynna fjölda EOP
8'h0E	Villufjöldi	RO	Gefur til kynna fjölda eftirfarandi villna: • Tap á akreinarlínu • Ólöglegt eftirlitsorð • Ólöglegt rammamynstur • SOP eða EOP vísir vantar
8'h0F	send_data_mm_clk	RW	Skrifaðu 1 í bita [0] til að virkja rafallmerkið.
8:10	Afgreiðsluvilla		Gefur til kynna afgreiðsluvillu. (SOP gagnavilla, rásnúmeravilla og PLD gagnavilla)
8:11	PLL læsing kerfisins	RO	Biti [0] gefur til kynna PLL læsingu.
8:14	TX SOP tala	RO	Gefur til kynna fjölda SOP sem pakkaframleiðandinn býr til.
8:15	TX EOP tala	RO	Gefur til kynna fjölda EOP sem pakkaframleiðandinn býr til.
8:16	Stöðugur pakki	RW	Skrifaðu 1 í bita [0] til að virkja samfellda pakkann.
8:39	ECC villufjöldi	RO	Gefur til kynna fjölda ECC villna.
8:40	ECC leiðrétt villufjöldi	RO	Gefur til kynna fjölda leiðréttra ECC villna.

Hönnun Example Skrá kort fyrir Interlaken Look-aside Design Example
Notaðu þetta skráarkort þegar þú býrð til hönnunina tdample með Virkja Interlaken Look-aside mode færibreytu kveikt á.

Offset	Nafn	Aðgangur	Lýsing
8:00	Frátekið
8:01	Endurstilla teljara	RO	Skrifaðu 1 í bita [0] til að hreinsa TX og RX teljara jafnan bita.
8:02	Kerfi PLL endurstillt	RO	Eftirfarandi bitar gefa til kynna PLL endurstillingarbeiðni og virkja gildi: • Biti [0] – sys_pll_rst_req • Biti [1] – sys_pll_rst_en
8:03	RX akrein samræmd	RO	Gefur til kynna RX akreinarstillingu.
8:04	WORD læst	RO	[NUM_LANES–1:0] – Auðkenning orða (blokkar).
8:05	Samstilling læst	RO	[NUM_LANES–1:0] – Samstilling með ramma.
8:06 – 8:09	CRC32 villufjöldi	RO	Gefur til kynna CRC32 villufjölda.
8'h0A	CRC24 villufjöldi	RO	Gefur til kynna CRC24 villufjölda.
áfram…

Offset	Nafn	Aðgangur	Lýsing
8'h0B	Frátekið
8'h0C	SOP telja	RO	Gefur til kynna fjölda SOP.
8'h0D	EOP tala	RO	Gefur til kynna fjölda EOP
8'h0E	Villufjöldi	RO	Gefur til kynna fjölda eftirfarandi villna: • Tap á akreinarlínu • Ólöglegt eftirlitsorð • Ólöglegt rammamynstur • SOP eða EOP vísir vantar
8'h0F	send_data_mm_clk	RW	Skrifaðu 1 í bita [0] til að virkja rafallmerkið.
8:10	Afgreiðsluvilla	RO	Gefur til kynna afgreiðsluvillu. (SOP gagnavilla, rásnúmeravilla og PLD gagnavilla)
8:11	PLL læsing kerfisins	RO	Biti [0] gefur til kynna PLL læsingu.
8:13	Talning biðtíma	RO	Gefur til kynna fjölda leyfa.
8:14	TX SOP tala	RO	Gefur til kynna fjölda SOP sem pakkaframleiðandinn býr til.
8:15	TX EOP tala	RO	Gefur til kynna fjölda EOP sem pakkaframleiðandinn býr til.
8:16	Stöðugur pakki	RO	Skrifaðu 1 í bita [0] til að virkja samfellda pakkann.
8:17	TX og RX teljari jafnir	RW	Gefur til kynna að TX og RX teljari séu jafnir.
8:23	Virkja biðtíma	WO	Skrifaðu 1 í bita [0] til að virkja biðtímamælingu.
8:24	Seinkun tilbúin	RO	Gefur til kynna að leynd mælingar séu tilbúnar.

Interlaken (2. kynslóð) Intel Agilex 7 FPGA IP hönnun Example User Guide Archives

• Fyrir nýjustu og fyrri útgáfur þessarar notendahandbókar, sjá Interlaken (2
• Kynslóð) Intel Agilex 7 FPGA IP hönnun Example User Guide HTML útgáfa. Veldu útgáfuna og smelltu á Sækja. Ef IP- eða hugbúnaðarútgáfa er ekki á listanum gildir notendahandbók fyrir fyrri IP- eða hugbúnaðarútgáfu.
• IP útgáfur eru þær sömu og Intel Quartus Prime Design Suite hugbúnaðarútgáfur upp að v19.1. Frá Intel Quartus Prime Design Suite hugbúnaðarútgáfu 19.2 eða nýrri, hafa IP kjarna nýtt IP útgáfukerfi.

Endurskoðunarsaga skjala fyrir Interlaken (2. kynslóð) Intel Agilex 7 FPGA IP hönnun Example Notendahandbók

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
2023.06.26	23.2	21.1.1	• Bætt við VHDL stuðningi fyrir myndun og uppgerð líkan. • Uppfært ættarheiti vöru í „Intel Agilex 7“.
2022.08.03	21.3	20.0.1	Leiðrétti tækið OPN fyrir Intel Agilex F-Series Transceiver-SoC þróunarbúnaðinn.
2021.10.04	21.3	20.0.1	• Bætt við stuðningi við QuestaSim hermir. • Fjarlægður stuðningur fyrir NCSim hermir.
2021.02.24	20.4	20.0.1	• Bætt við upplýsingum um að varðveita ónotaða sendimóttakararásina fyrir PAM4 í kafla: Vélbúnaðarhönnun Example Íhlutir. • Bætti við pll_ref_clk[1] merkislýsingunni í kafla: Tengimerki.
2020.12.14	20.4	20.0.0	• Uppfært sampvélbúnaðarprófunarúttak fyrir Interlaken ham og Interlaken Look-aside ham í kafla Að prófa vélbúnaðarhönnun Example. • Uppfært skráarkort fyrir Interlaken Look-aside hönnun example í kafla Skrá kort. • Bætt við staðhæfingarskilyrðum fyrir árangursríka vélbúnaðarprófun í kafla Að prófa vélbúnaðarhönnun Example.
2020.10.16	20.2	19.3.0	Leiðrétt skipun til að keyra fyrstu aðlögunarkvörðun á RX hlið inn Að prófa vélbúnaðarhönnun Example kafla.
2020.06.22	20.2	19.3.0	• Hönnunin tdample er fáanlegt fyrir Interlaken Look-aside mode. • Vélbúnaðarprófun á hönnun tdample er fáanlegt fyrir Intel Agilex tæki afbrigði. • Bætt við Mynd: Blokkskýring á háu stigi fyrir Interlaken (2. kynslóð) hönnun Example. • Uppfærðir eftirfarandi hlutar: —   Kröfur um vélbúnað og hugbúnað —   Uppbygging skráa • Breytti eftirfarandi tölum til að innihalda Interlaken Look-aside tengda uppfærslu: —   Mynd: Interlaken (2. kynslóð) Vélbúnaðarhönnun Example High Level Block Diagram fyrir E- flís NRZ ham afbrigði —   Mynd: Interlaken (2. kynslóð) Vélbúnaðarhönnun Example High Level Block Diagram fyrir E- flísar PAM4 hamafbrigði • Uppfært Mynd: IP Parameter Editor.
áfram…

Skjalaútgáfa	Intel Quartus Prime útgáfa	IP útgáfa	Breytingar
			• Bætt við upplýsingum um tíðnistillingar í klukkustýringarforritinu í kafla Að setja saman og stilla hönnun Example í Vélbúnaði. • Bætti við prufuúttakum fyrir Interlaken Look-aside í eftirfarandi köflum: —   Hermir eftir hönnun Exampprófbekkur —   Að prófa vélbúnaðarhönnun Example • Bætt við í kjölfar nýrra merkja inn Tengimerki kafla: — mgmt_clk — rx_pin_n — tx_pin_n — mac_clk_pll_ref • Bætt við skráarkorti fyrir Interlaken Look-aside hönnun tdample inn kafla: Skráning Kort.
2019.09.30	19.3	19.2.1	Fjarlægði clk100. mgmt_clk þjónar sem viðmiðunarklukka fyrir IO PLL í eftirfarandi: •    Mynd: Interlaken (2. kynslóð) Vélbúnaðarhönnun Example High Level Block Skýringarmynd fyrir E-flísar NRZ ham afbrigði. •    Mynd: Interlaken (2. kynslóð) Vélbúnaðarhönnun Example High Level Block Skýringarmynd fyrir E-flísar PAM4 ham afbrigði.
2019.07.01	19.2	19.2	Upphafleg útgáfa.

Interlaken (2. kynslóð) Intel Agilex® 7 FPGA IP hönnun Example Notendahandbók

Skjöl / auðlindir

Intel Interlaken 2. kynslóð Agilex 7 FPGA IP hönnun Example [pdfNotendahandbók Interlaken 2nd Generation Agilex 7 FPGA IP Design Example, Interlaken, 2. kynslóð Agilex 7 FPGA IP Hönnun Example, FPGA IP Hönnun Example, IP Design Example, Hönnun Example

Heimildir

• Notendahandbók